CN103377944A

CN103377944A - 半导体器件制造方法

Info

Publication number: CN103377944A
Application number: CN2012101341038A
Authority: CN
Inventors: 罗军; 邓坚; 赵超; 钟汇才; 李俊峰; 陈大鹏
Original assignee: Institute of Microelectronics of CAS
Current assignee: Ruili Flat Core Microelectronics Guangzhou Co Ltd
Priority date: 2012-04-29
Filing date: 2012-04-29
Publication date: 2013-10-30
Anticipated expiration: 2032-04-29
Also published as: CN103377944B

Abstract

本发明公开了一种半导体器件制造方法，包括步骤：在衬底上形成栅极堆叠结构；执行第一离子注入，在栅极堆叠结构两侧的衬底中注入第一掺杂离子；在衬底和栅极堆叠结构上淀积金属层；执行第一退火，金属层与衬底反应形成金属硅化物的源漏区，并在硅化物与衬底之间的界面处形成第一掺杂离子分凝区；执行第二离子注入，在金属硅化物的源漏区中注入第二掺杂离子；执行第二退火，在金属硅化物的源漏区与衬底之间的界面处形成第二掺杂离子掺杂离子分凝区。通过两次掺杂注入并推进退火，在金属硅化物的源漏与硅沟道区之间的界面处形成掺杂离子的分凝区，有效降低肖特基势垒高度，大大降低了源漏接触电阻同时还提高了器件驱动能力，进一步提高器件的性能。

Description

半导体器件制造方法

技术领域

本发明涉及一种半导体器件制造方法，特别是涉及一种有效降低肖特基势垒高度的半导体器件制造方法。

背景技术

IC集成度不断增大需要器件尺寸持续按比例缩小，然而电器工作电压有时维持不变，使得实际MOS器件内电场强度不断增大。高电场带来一系列可靠性问题，使得器件性能退化。例如，MOSFET源漏区之间的寄生串联电阻会使得等效工作电压下降，容易造成器件性能降低。

一种能有效降低源漏电阻的器件结构是金属硅化物源漏MOSFET(或称作肖特基势垒源漏MOSFET)，其在体硅(Si)或绝缘体上硅(SOI)中形成金属硅化物，作为与MOSFET沟道区直接接触的源漏区。这种新器件结构无需传统的源漏注入和激活来形成高掺杂，金属硅化物的源漏区自身的电阻较低，因此能有效提高器件性能。该器件的驱动能力由金属硅化物源漏与硅材质的沟道区之间的肖特基势垒高度(SBH)来控制，驱动电流随着SBH降低而增大。模拟结果显示，当SBH降低至约0.1eV时，金属硅化物源漏MOSFET可得到与传统高掺杂源漏MOSFET相同的驱动能力。

受限于降低源漏电阻的需要，上述金属硅化物通常是镍基金属硅化物，例如NiSi、NiPtSi、NiCoSi、NiPtCoSi等等。然而这些镍基金属硅化物与硅沟道之间的SBH通常较大，例如0.7eV，因此上述新器件结构以及制造方法虽然能大大降低源漏电阻，但是牺牲了器件的驱动能力，器件的整体性能仍有待提高，故需要有效降低金属硅化物与硅沟道之间的SBH。

一种降低SBH的方法是采用硅化物作为掺杂源的SADS技术，也即形成金属硅化物之后，对金属硅化物注入例如B或As的掺杂离子，推动退火促使掺杂离子通过晶界扩散而分凝在金属硅化物与硅沟道之间的界面处形成掺杂离子分凝区，该分凝区能有效降低SBH。然而，上述掺杂离子在金属硅化物中的可溶性、固溶度很差，导致大量掺杂离子无法有效固溶于金属硅化物中，掺杂浓度有限。此外，分凝的掺杂剂需要激活才能起到降低SBH的作用，而推动退火采用的温度较低，例如约500℃，分凝杂质被激活的较少，降低SBH的效果不显著，因此采用常规的SADS技术难以将SBH降低至0.1eV以下。

另一种降低SBH的方法是采用硅化物诱导掺杂分凝的SIDS技术，也即形成金属硅化物之前对待形成区域注入B、As等掺杂离子，然后沉积Ni基金属并硅化形成镍基金属硅化物。在退火使得金属与硅反应形成金属硅化物的过程中，退火也会同时驱使掺杂离子分凝在界面处，从而降低SBH。然而退火硅化的处理温度较低，例如300～500℃，与前述同理的，分凝杂质被激活的量较少，SIDS技术调节SBH的效果有限。

因此，为了能制备低电阻、高驱动能力的金属硅化物源漏MOSFET，需要一种新的方法来有效降低金属硅化物/硅接触的肖特基势垒高度。

发明内容

由上所述，本发明的目的在于提供一种能有效降低金属硅化物/硅接触的肖特基势垒高度的半导体器件及其制造方法。

为此，本发明提供了一种半导体器件制造方法，包括步骤：在衬底上形成栅极堆叠结构；执行第一离子注入，在栅极堆叠结构两侧的衬底中注入第一掺杂离子；在衬底和栅极堆叠结构上形成金属层；执行第一退火，金属层与衬底反应形成金属硅化物的源漏区；执行第二离子注入，在金属硅化物的源漏区中注入第二掺杂离子；执行第二退火，在金属硅化物的源漏区与衬底之间的界面处形成第二掺杂离子的分凝区。

其中，执行第一退火的同时，也在金属硅化物的源漏区与衬底之间的界面处形成第一掺杂离子的分凝区。

其中，对于PMOS而言，第一掺杂离子和/或第二掺杂离子包括B、Al、Ga、In及其组合；对于NMOS而言，第一掺杂离子和/或第二掺杂离子包括N、P、As、O、S、Se、Te、F、Cl及其组合。

其中，第一掺杂离子和/或第二掺杂离子的注入剂量为1×1014～5×10¹⁵cm^-2。

其中，金属层包括Ni、Ni-Pt、Ni-Co、Ni-Pt-Co。其中，非Ni元素的总含量小于等于10％。

其中，金属层厚度为1～30nm。

其中，第一退火温度为450～550℃，退火时间为10～300s。

其中，第二退火温度为450～850℃，退火时间为10～300s。

其中，金属硅化物包括NiSi、NiPtSi、NiCoSi、NiPtCoSi。

其中，第一掺杂离子和第二掺杂离子导电类型相同或者不同。

其中，第一掺杂离子和第二掺杂离子相同或者不同。

依照本发明的半导体器件制造方法，结合优化了SADS与SIDS技术，通过两次掺杂注入并推进退火，在金属硅化物的源漏与硅沟道区之间的界面处形成掺杂离子的分凝区，能有效降低肖特基势垒高度，从而大大降低了源漏接触电阻同时还提高了器件驱动能力，进一步提高了器件的性能。

附图说明

以下参照附图来详细说明本发明的技术方案，其中：

图1至图6为依照本发明的可有效降低SBH的半导体器件制造方法的各个步骤的剖面示意图；以及

图7为依照本发明的可有效降低SBH的半导体器件制造方法的流程图。

具体实施方式

以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了可有效降低SBH的半导体器件制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。

图1至图6为依照本发明的可有效降低SBH的半导体器件制造方法的各个步骤的剖面示意图。

参照图7以及图1，形成基础MOSFET结构，也即在衬底1上形成栅极堆叠结构3。提供衬底1，衬底1为含硅材质，例如体硅(Si)、绝缘体上硅(SOI)、SiGe、SiC、应变硅、硅纳米管等等。其中图1左侧区域显示了体Si衬底的示例，右侧区域显示了SOI衬底的示例，以下各图中如未明确给出相反指示，均与图1类似，分别显示了两种衬底。其中，右侧的SOI衬底包括底层的厚Si层1A、氧化硅的埋氧层1B、以及顶层的薄Si层1C。对于体硅衬底，在衬底1中形成有源区隔离2，例如先刻蚀形成

沟槽然后填充氧化硅等绝缘材质形成

沟槽隔离(STI)2。对于SOI衬底，由于衬底本身的良好绝缘隔离特性，STI2可省略。在有源区内的衬底1上通过LPCVD、PECVD、HDPCVD、ALD、MBE、MOCVD、溅射等常规方法依次形成栅极绝缘层3A、栅极填充层3B、栅极盖层3C并刻蚀形成栅极堆叠结构3。前栅工艺中，栅极堆叠结构3在后续工艺中得以保留，因此栅极绝缘层3A为氧化硅或高k材料，高k材料包括但不限于氮化物(例如SiN、AlN、TiN)、金属氧化物(主要为副族和镧系金属元素氧化物，例如Al₂O₃、Ta₂O₅、TiO₂、ZnO、ZrO₂、HfO₂、CeO₂、Y₂O₃)、钙钛矿相氧化物(例如PbZr_xTi_1-xO₃(PZT)、Ba_xSr_1-xTiO₃(BST))；栅极填充层3B包括掺杂多晶硅、金属、金属合金、以及金属氮化物，其中所述金属例如包括W、Cu、Mo、Ti、Al、Ta；栅极盖层3C例如为氮化硅，用于保护栅极堆叠结构。在后栅工艺中，栅极堆叠结构3为伪栅极堆叠结构，在形成源漏区之后需要刻蚀去除然后再填充，因此栅极绝缘层3A为氧化硅，栅极填充层3B为多晶硅、微晶硅、非晶硅，栅极盖层3C仍为氮化硅。在栅极堆叠结构3以及两侧的衬底上沉积绝缘介质并刻蚀形成栅极侧墙4，其材质例如为氮化硅、氮氧化硅、类金刚石无定形碳(DLC)、高应力金属氧化物(应力大于1GPa)。在该步骤中，由于本发明采用金属硅化物直接作为源漏区，因此无需源漏注入掺杂和退火。

参照图7以及图2，执行第一离子注入，在有源区内栅极堆叠结构3两侧的衬底1中注入第一掺杂离子。注入区域对应于未来要形成源漏区的区域。对于PMOS而言，第一掺杂离子例如为B、Al、Ga、In及其组合；对于NMOS而言，第一掺杂离子例如为N、P、As、O、S、Se、Te、F、Cl及其组合。第一离子注入的注入剂量例如1×101⁴～5×10¹⁵cm^-2。第一掺杂离子分布在衬底1中形成了衬底掺杂离子分布区1D。

参照图7以及图3，在整个器件上沉积金属层5，覆盖了衬底掺杂离子分布区1D、栅极侧墙4、栅极堆叠结构3、有源区隔离2。金属层5用作稍后形成金属硅化物的前驱物，其材质例如为镍基金属，例如包括Ni、Ni-Pt、Ni-Co、Ni-Pt-Co，其中非Ni元素(Pt和/或Co)总含量小于等于10％(摩尔此)。金属层5的厚度例如1～30nm。

参照图7以及图4，执行第一退火，使得金属层5与衬底掺杂离子分布区1D中的Si反应形成金属硅化物，构成器件的源漏区6。退火温度450～550℃，退火时间为10～300s。形成的金属硅化物6包括NiSi、NiPtSi、NiCoSi、NiPtCoSi。与此同时，第一退火还推动了衬底掺杂离子分布区1D中的第一掺杂离子分凝在金属硅化物的源漏区6与衬底1的界面处，形成了第一掺杂离子分凝区7A，包括与沟道区接触的垂直侧面、以及与衬底平行接触的水平界面。该分凝区7A的存在能初步降低SBH，例如降低至约0.4eV，初步提高了器件的驱动能力。

参照图7以及图5，剥除未反应的金属层5之后，执行第二离子注入，在金属硅化物的源漏区6内注入第二掺杂离子。与第一掺杂离子类似地，对于PMOS而言，第二掺杂离子例如为B、Al、Ga、In及其组合；对于NMOS而言，第二掺杂离子例如为N、P、As、O、S、Se、Te、F、Cl及其组合。第二掺杂离子可以与第一掺杂离子完全相同，也可以在上述范围内选择不同的掺杂种类。例如，第一和第二掺杂离子导电类型可以相同或者不同，例如同属N型或P型。此外，第一和第二掺杂离子所含的离子可以选自上述相同或者不同的范围，也即两者所含离子可以相同也可以不同。例如当都为N型时，第一掺杂离子选择N，第二掺杂离子选择P。或者，第一掺杂离子选择较小剂量的N，第二掺杂离子选择较大剂量的B等等。第二掺杂离子的注入剂量也例如是1×10¹⁴～5×10¹⁵cm^-2，但是也可以大于该剂量范围。

参照图7以及图6，执行第二退火，推动源漏区6中含有的第二掺杂离子分凝在金属硅化物源漏区6与衬底1的界面处，构成了第二掺杂离子分凝区7B。第二退火的温度优选地高于第一退火的温度，例如为450～850℃，退火时间为例如为10～300s。该较高的第二退火首先可以促进第二掺杂离子分凝至界面处，增大了分凝区的掺杂离子浓度，有效降低SBH；其次可以高温激活该掺杂离子，使得SBH进一步降低至小于0.1eV，进一步提高了器件的驱动能力。值得注意的是，虽然附图6中第二掺杂离子分凝区7B与图5中第一掺杂离子分凝区7A不重合，而是依次层叠，但是可以选择第一、第二掺杂离子种类以及退火工艺参数，使得两者层叠关系改变(例如7A在下、7B在上，或者7A在上、7B在下)，或者两者重叠混合为统一的掺杂离子分凝区7(也即第二注入和第二退火是用于增大掺杂离子分凝区的浓度)。

之后，与传统的MOSFET工艺类似，形成后续器件结构。例如在整个器件上沉积形成低k材料的层间介质层、(后栅工艺中，还可包括去除伪栅极堆叠结构3，重新沉积高k材料、金属氮化物阻挡层、金属功函数层、盖层的最终栅极堆叠结构)、刻蚀层间介质层形成源漏接触孔、在源漏接触孔中沉积金属及其氮化物形成接触塞。

尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对器件结构做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。

Claims

1.一种半导体器件制造方法，包括步骤：

在衬底上形成栅极堆叠结构；

执行第一离子注入，在栅极堆叠结构两侧的衬底中注入第一掺杂离子；

在衬底和栅极堆叠结构上形成金属层；

执行第一退火，金属层与衬底反应形成金属硅化物的源漏区；

执行第二离子注入，在金属硅化物的源漏区中注入第二掺杂离子；

执行第二退火，在金属硅化物的源漏区与衬底之间的界面处形成第二掺杂离子的分凝区。

2.如权利要求1的半导体器件制造方法，其中，执行第一退火的同时，也在金属硅化物的源漏区与衬底之间的界面处形成第一掺杂离子的分凝区。

3.如权利要求1的半导体器件制造方法，其中，对于PMOS而言，第一掺杂离子和/或第二掺杂离子包括B、Al、Ga、In及其组合；对于NMOS而言，第一掺杂离子和/或第二掺杂离子包括N、P、As、O、S、Se、Te、F、Cl及其组合。

4.如权利要求1的半导体器件制造方法，其中，第一掺杂离子和/或第二掺杂离子的注入剂量为1×10¹⁴～5×10¹⁵cm^-2。

5.如权利要求1的半导体器件制造方法，其中，金属层包括Ni、Ni-Pt、Ni-Co、Ni-Pt-Co。

6.如权利要求5的半导体器件制造方法，其中，非Ni元素的总含量小于等于10％。

7.如权利要求1的半导体器件制造方法，其中，金属层厚度为1～30nm。

8.如权利要求1的半导体器件制造方法，其中，第一退火温度为450～550℃，退火时间为10～300s。

9.如权利要求1的半导体器件制造方法，其中，第二退火温度为450～850℃，退火时间为10～300s。

10.如权利要求1的半导体器件制造方法，其中，金属硅化物包括NiSi、NiPtSi、NiCoSi、NiPtCoSi。

11.如权利要求1的半导体器件制造方法，其中，第一掺杂离子和第二掺杂离子导电类型相同或者不同。

12.如权利要求1的半导体器件制造方法，其中，第一掺杂离子和第二掺杂离子相同或者不同。