CN103377948B - 半导体器件制造方法 - Google Patents
半导体器件制造方法 Download PDFInfo
- Publication number
- CN103377948B CN103377948B CN201210135041.2A CN201210135041A CN103377948B CN 103377948 B CN103377948 B CN 103377948B CN 201210135041 A CN201210135041 A CN 201210135041A CN 103377948 B CN103377948 B CN 103377948B
- Authority
- CN
- China
- Prior art keywords
- semi
- device manufacturing
- metal
- conductor device
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Landscapes
- Thin Film Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本发明公开了一种半导体器件制造方法,包括步骤:在衬底上形成栅极堆叠结构,在栅极堆叠结构两侧的衬底中形成源漏区;在栅极堆叠结构以及源漏区上形成栅极保护层;执行离子注入,在源漏区表面形成一层非晶硅区;在栅极堆叠结构以及非晶区上淀积金属层;执行退火,使得金属层与非晶硅区反应形成金属硅化物。依照本发明的半导体器件制造方法,通过离子注入在源漏区中形成非晶硅区,限制了金属扩散方向,抑制了金属硅化物的横向延伸,进一步提高了器件的性能。
Description
技术领域
本发明涉及一种半导体器件制造方法,特别是涉及一种有效控制金属硅化物侧向延伸以及降低源漏接触电阻的半导体器件制造方法。
背景技术
IC集成度不断增大需要器件尺寸持续按比例缩小,然而电器工作电压有时维持不变,使得实际MOS器件内电场强度不断增大。高电场带来一系列可靠性问题,使得器件性能退化。例如,MOSFET源漏区之间的寄生串联电阻会使得等效工作电压下降,容易造成器件性能降低。
一种能有效降低源漏电阻的器件结构是在掺杂源漏区中以及上利用自对准硅化工艺(SALICIDE)形成金属硅化物,通常为Ni、Ni Pt、NiCo、NiPtCo等镍基金属的相应硅化物。制造方法通常是在已经形成了位于栅极堆叠结构和栅极侧墙两侧的掺杂源漏区的器件上溅射镍基金属,然后进行较低温度(例如450~550℃)的快速热退火,使得镍基金属与掺杂源漏区中的硅反应形成具有较低薄膜电阻的镍基金属硅化物,从而有效降低源漏接触、寄生电阻。
然而,由于镍基金属不仅位于源漏区上还位于栅极侧墙和栅极堆叠上,以及在上述SALICIDE工艺期间执行快速热退火,上述镍基金属不仅与暴露出的源漏区反应,而且还会有一部分扩散进入栅极侧墙下方,使得形成的镍基金属硅化物横向扩散、侵犯到栅极侧墙下方,甚至进入沟道区。而随着器件工艺发展到亚50nm节点,上述镍基金属硅化物的横向扩展将导致重大问题,例如增大了栅极泄漏电流、降低了器件可靠性、源漏区可能接合短路、栅极对于沟道区的控制减弱,最终造成器件失效。特别地,由于SOI顶Si层较薄,较少的Si含量可能使得金属硅化物横向扩散问题更严重。
针对这种横向扩散问题,一种方案是采用两步退火法。具体地,在栅极堆叠结构和栅极侧墙两侧以及两侧的掺杂源漏区上沉积镍基金属层,执行温度较低的第一退火,例如约300℃,使得镍基金属层与源漏区中Si反应形成富镍相的金属硅化物,由于该第一退火温度足够低,抑制了Ni基金属的扩散,使得反应形成的富镍相金属硅化物较少延展到栅极侧墙下方、更不会突入沟道区中。剥除未反应的镍基金属层之后,执行温度较高的第二退火,例如450~500℃,使得富镍相的金属硅化物转化为具有较低电阻的镍基金属硅化物。然而在上述方法中,由于镍基金属层剥除不完全而在栅极侧墙上有残留、或者是由于富镍相镍基金属硅化物中镍基金属含量较高,在第二退火时,仍然有少量的镍基金属硅化物会突入栅极侧墙下方,严重时甚至会进入沟道区乃至连通源漏区,造成器件性能下降或者失效。
综上所述,现有技术中难以完全抑制镍基金属硅化物的横向延伸,严重制约了器件性能的提高。
发明内容
由上所述,本发明的目的在于提供一种能有效抑制金属硅化物横向延伸的半导体器件制造方法。
为此,本发明提供了一种半导体器件制造方法,包括步骤:在衬底上形成栅极堆叠结构,在栅极堆叠结构两侧的衬底中形成源漏区;在栅极堆叠结构以及源漏区上形成栅极保护层;执行离子注入,在源漏区表面形成非晶硅区;在栅极堆叠结构以及非晶硅区上淀积金属层;执行退火,使得金属层与非晶硅区反应形成金属硅化物。
其中,执行退火的同时,离子注入的离子在金属硅化物与源漏区之间的界面处形成离子分凝区。
其中,在执行离子注入之前或者之后,刻蚀栅极保护层形成栅极侧墙。
对于NMOS而言,离子注入的离子包括As、P、Sb、AsH3、PH3及其组合;对于PMOS而言,离子注入的离子包括B、BF2、B2F4、Al、Ga、In及其组合。
其中,离子注入的剂量为1E15~1E17cm-2,注入能量为5KeV~200KeV。
其中,金属层为镍基金属层,包括Ni、Ni-Pt、Ni-Co、Ni-Pt-Co。其中,非Ni元素的总含量小于等于10%。
其中,退火为两步退火,先执行第一退火使得金属层与非晶硅区反应形成富金属相硅化物,然后执行第二退火使得富金属相硅化物转变为金属硅化物。其中,第一退火温度低于第二退火温度。
其中,金属硅化物包括NiSi、NiPtSi、NiCoSi、NiPtCoSi。
依照本发明的半导体器件制造方法,通过离子注入在源漏区中形成非晶硅区,限制了金属扩散方向,抑制了金属硅化物的横向延伸,进一步提高了器件的性能。
附图说明
以下参照附图来详细说明本发明的技术方案,其中:
图1至图5为依照本发明的半导体器件制造方法的各个步骤的剖面示意图;以及
图6为依照本发明的半导体器件制造方法的流程图。
具体实施方式
以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果,公开了可有效抑制金属硅化物横向延伸的半导体器件制造方法。需要指出的是,类似的附图标记表示类似的结构,本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。
图1至图5为依照本发明的半导体器件制造方法的各个步骤的剖面示意图。
参照图6以及图1,形成基础MOSFET结构,也即在衬底1上形成栅极堆叠结构3,在栅极堆叠结构3两侧衬底1中形成源漏区4、在源漏区4以及栅极堆叠结构3上形成栅极保护层5。
提供衬底1,衬底1为含硅材质,例如体硅(Si)、绝缘体上硅(SOI)、SiGe、SiC、应变硅、硅纳米管等等。在衬底1中形成有源区隔离2,例如先刻蚀形成浅沟槽然后填充氧化硅等绝缘材质形成浅沟槽隔离(STI)2。
在有源区内的衬底1上通过LPCVD、PECVD、HDPCVD、ALD、MBE、MOCVD、溅射等常规方法依次形成栅极绝缘层3A、栅极填充层3B、栅极盖层3C并刻蚀形成栅极堆叠结构3。前栅工艺中,栅极堆叠结构3在后续工艺中得以保留,因此栅极绝缘层3A为氧化硅或高k材料,高k材料包括但不限于氮化物(例如SiN、AlN、TiN)、金属氧化物(主要为副族和镧系金属元素氧化物,例如Al2O3、Ta2O5、TiO2、ZnO、ZrO2、HfO2、CeO2、Y2O3)、钙钛矿相氧化物(例如PbZrxTi1-xO3(PZT)、BaxSr1-xTiO3(BST));栅极填充层3B包括掺杂多晶硅、金属、金属合金、以及金属氮化物,其中所述金属例如包括W、Cu、Mo、Ti、Al、Ta;栅极盖层3C例如为氮化硅,用于保护栅极堆叠结构。在后栅工艺中,栅极堆叠结构3为伪栅极堆叠结构,在形成源漏区之后需要刻蚀去除然后再填充,因此栅极绝缘层3A为氧化硅,栅极填充层3B为多晶硅、微晶硅、非晶硅,栅极盖层3C仍为氮化硅。
以栅极堆叠结构3为掩膜,形成源漏区4。例如先执行轻掺杂源漏离子注入,在栅极堆叠结构3两侧的衬底1中形成轻掺杂源漏区或源漏延伸区4A。随后利用光刻胶软掩膜、氧化物或氮化物的临时硬掩膜、或者利用倾斜离子注入,在栅极堆叠结构3两侧的衬底1中的外侧区域形成重掺杂源漏区4B。其中,临时硬掩膜可以完全覆盖整个器件区域而通过增大离子注入能量实现重掺杂并随后去除,或是形成临时栅极侧墙而阻挡侧墙下方的轻掺杂区4A不受重掺杂影响。临时硬掩膜可以在后续工艺中保留作为栅极侧墙,也可以完全腐蚀去除。
在栅极堆叠结构3以及源漏区4上沉积绝缘介质,形成栅极保护层5,其材质例如为氮化硅、氮氧化硅、类金刚石无定形碳(DLC)、高应力金属氧化物(应力大于1GPa)及其组合。栅极保护层5可以是单层,也可以是上述这些材料的叠层,例如氧化物-氮化物-氧化物的ONO结构,或是氮化物与DLC的叠层结构等等。值得注意的是,在图1所示的形成基础结构的步骤中,栅极保护层5并不立即刻蚀形成栅极侧墙,而是仍有部分保留在源漏区4以及STI2上。
参照图6以及图2A、图2B、图3A、图3B,执行非晶化离子注入,在源漏区4表面形成无定形区或非晶硅区4C。非晶化离子注入为高剂量、高能量的离子注入,注入剂量例如1E15~1E17cm-2,注入能量例如5KeV~200KeV。对于NMOS而言,非晶化离子注入的注入离子包括As、P、Sb、AsH3、PH3及其组合。对于PMOS而言,非晶化离子注入的注入离子包括B、BF2、B2F4、Al、Ga、In及其组合。图2所示的离子注入产生了图3所示的非晶硅区4C。图2A以及图3A中显示的是刻蚀栅极保护层5形成栅极侧墙5A的示意图,也即在执行非晶化离子注入之前,刻蚀栅极保护层5形成栅极侧墙5A。图2B以及图3B显示的是不刻蚀栅极保护层5而是保留在源漏区4以及STI2上的部分的示意图,也即在执行非晶化离子注入之后,再刻蚀栅极保护层5形成栅极侧墙5A,如此可以通过选择栅极保护层5的材质和厚度来优化非晶化离子注入的深度和最终掺杂浓度。在图2以及图3中,由于栅极保护层5在栅极堆叠结构3侧面上高度要大于在源漏区4上的厚度,非晶化离子注入难以抵达该较厚区域下方,因此最终形成的非晶硅区4C将位于未来的栅极侧墙5A的外侧(远离沟道方向),优选地,非晶硅区4C的近沟道区端面与栅极侧墙5A的外侧面齐平。
参照图6以及图4,在整个器件上通过例如PECVD、MOCVD、溅射的常规方法沉积镍基金属层6,覆盖了STI2、非晶硅区4C。镍基金属层6用作稍后形成金属硅化物的前驱物,其材质为镍基金属,例如包括Ni、Ni-Pt、Ni-Co、Ni-Pt-Co,优选地其中非Ni元素(Pt和/或Co)总含量小于等于10%(摩尔比)。金属层6的厚度例如1~30nm 。
参照图6以及图5,执行退火,使得镍基金属层6与非晶硅区4C中的Si反应形成镍基金属硅化物7,优选地,该硅化反应完全消耗了非晶区4C中的Si。形成的金属硅化物7包括NiSi、NiPtSi、NiCoSi、NiPtCoSi 。退火可以是单独的快速退火,例如450~500℃下退火30s,一步形成镍基金属硅化物7。退火也可是两步退火,例如先在较低的250~300℃下执行第一退火1min形成富镍相金属硅化物,然后在较高的450~500℃下执行第二退火30s使得富镍相金属硅化物转化成较低电阻的镍基金属硅化物7。由于镍基金属在硅化退火过程中与非晶硅区4C中的Si反应速度要高于与晶体的源漏区4A/4B中的Si反应速度,因此硅化反应将基本集中在沿非晶区4C的垂直方向上,而在非晶硅区4C以外的水平方向上基本没有金属扩散也不会形成金属硅化物,最终使得镍基金属硅化物7不会延伸到栅极侧墙5A的下方,更不会进入沟道区中,由此避免了源漏连通,提高了器件的可靠性。
此外,在上述退火过程中,非晶硅区4C中保留的非晶化离子注入带来的掺杂离子也会受到退火驱动,从而聚集在镍基金属硅化物7与源漏区4A/4B的界面处,形成离子分凝区8,该离子分凝区将有效降低镍基金属硅化物7与Si材质的源漏区之间的肖特基势垒高度(SB H),从而在减小了接触电阻的同时还提高了驱动能力。
之后,与传统的MOS FET工艺类似,形成后续器件结构。例如在整个器件上沉积形成低k材料的层间介质层、(后栅工艺中,还可包括去除伪栅极堆叠结构3,重新淀积高k材料、金属氮化物阻挡层、金属功函数层、盖层的最终栅极堆叠结构)、刻蚀层间介质层形成源漏接触孔、在源漏接触孔中沉积金属及其氮化物形成接触塞。
依照本发明的半导体器件制造方法,通过离子注入在源漏区表面形成非晶硅区,限制了金属扩散方向,抑制了金属硅化物的横向延伸,进一步提高了器件的性能。
尽管已参照一个或多个示例性实施例说明本发明,本领域技术人员可以知晓无需脱离本发明范围而对器件结构做出各种合适的改变和等价方式。此外,由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此,本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例,而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。
Claims (9)
1.一种半导体器件制造方法,包括步骤:
在衬底上形成栅极堆叠结构,在栅极堆叠结构两侧的衬底中形成源漏区;
在栅极堆叠结构以及源漏区上形成栅极保护层,所述栅极保护层的材质为类金刚石无定形碳(DLC)或应力大于1GPa的高应力金属氧化物;
执行离子注入,在源漏区表面形成非晶硅区,通过选择栅极保护层的材质和厚度来优化非晶化离子注入的深度和最终掺杂浓度;
刻蚀栅极保护层形成栅极侧墙;
在栅极堆叠结构以及非晶硅区上淀积金属层;
执行退火,使得金属层与非晶硅区反应形成金属硅化物。
2.如权利要求1的半导体器件制造方法,其中,执行退火的同时,离子注入的离子在金属硅化物与源漏区之间的界面处形成离子分凝区。
3.如权利要求1的半导体器件制造方法,对于NMOS而言,离子注入的离子包括As、P、Sb、AsH3、PH3或其组合;对于PMOS而言,非晶化离子注入的离子包括B、BF2、B2F4、Al、Ga、In或其组合。
4.如权利要求1的半导体器件制造方法,其中,离子注入的剂量为1E15~1E17cm-2,注入能量为5KeV~200KeV。
5.如权利要求1的半导体器件制造方法,其中,金属层为镍基金属层,包括Ni、Ni-Pt、Ni-Co或Ni-Pt-Co。
6.如权利要求5的半导体器件制造方法,其中,非Ni元素的总含量小于等于10%。
7.如权利要求1的半导体器件制造方法,其中,退火为两步退火,先执行第一退火使得金属层与非晶硅区反应形成富金属相硅化物,然后执行第二退火使得富金属相硅化物转变为金属硅化物。
8.如权利要求7的半导体器件制造方法,其中,第一退火温度低于第二退火温度。
9.如权利要求1的半导体器件制造方法,其中,金属硅化物包括NiSi、NiPtSi、NiCoSi或NiPtCoSi。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201210135041.2A CN103377948B (zh) | 2012-04-29 | 2012-04-29 | 半导体器件制造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201210135041.2A CN103377948B (zh) | 2012-04-29 | 2012-04-29 | 半导体器件制造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN103377948A CN103377948A (zh) | 2013-10-30 |
CN103377948B true CN103377948B (zh) | 2016-09-21 |
Family
ID=49462895
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201210135041.2A Active CN103377948B (zh) | 2012-04-29 | 2012-04-29 | 半导体器件制造方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN103377948B (zh) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN104752212B (zh) * | 2013-12-30 | 2017-11-03 | 中芯国际集成电路制造(上海)有限公司 | 晶体管的形成方法 |
CN104241382A (zh) * | 2014-09-16 | 2014-12-24 | 复旦大学 | 金属源漏接触、场效应晶体管及其制备方法 |
US9722081B1 (en) | 2016-01-29 | 2017-08-01 | Taiwan Semiconductor Manufacturing Co., Ltd. | FinFET device and method of forming the same |
CN113410293A (zh) * | 2017-01-10 | 2021-09-17 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
CN108346697A (zh) * | 2017-01-23 | 2018-07-31 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制造方法和电子装置 |
CN108962817B (zh) * | 2017-05-22 | 2020-11-27 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
CN109216278B (zh) * | 2017-07-03 | 2021-06-08 | 中芯国际集成电路制造(北京)有限公司 | 半导体结构及其形成方法 |
CN109887884A (zh) * | 2019-03-13 | 2019-06-14 | 中国科学院微电子研究所 | 一种半导体器件的制造方法 |
CN116936475B (zh) * | 2023-09-15 | 2023-12-22 | 粤芯半导体技术股份有限公司 | 半导体器件制备方法 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW558754B (en) * | 2001-02-14 | 2003-10-21 | United Microelectronics Corp | Self-aligned silicide process method |
CN101197286A (zh) * | 2006-12-05 | 2008-06-11 | 中芯国际集成电路制造(上海)有限公司 | 金属氧化物半导体器件的制造方法 |
CN101807526A (zh) * | 2009-02-13 | 2010-08-18 | 中国科学院微电子研究所 | 一种调节金属硅化物源/漏肖特基势垒高度的方法 |
CN102403210A (zh) * | 2011-11-29 | 2012-04-04 | 无锡中微晶园电子有限公司 | 预非晶化注入的高温Ti自对准硅化物工艺 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7892935B2 (en) * | 2006-11-30 | 2011-02-22 | United Microelectronics Corp. | Semiconductor process |
US8101489B2 (en) * | 2008-01-28 | 2012-01-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Approach to reduce the contact resistance |
-
2012
- 2012-04-29 CN CN201210135041.2A patent/CN103377948B/zh active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW558754B (en) * | 2001-02-14 | 2003-10-21 | United Microelectronics Corp | Self-aligned silicide process method |
CN101197286A (zh) * | 2006-12-05 | 2008-06-11 | 中芯国际集成电路制造(上海)有限公司 | 金属氧化物半导体器件的制造方法 |
CN101807526A (zh) * | 2009-02-13 | 2010-08-18 | 中国科学院微电子研究所 | 一种调节金属硅化物源/漏肖特基势垒高度的方法 |
CN102403210A (zh) * | 2011-11-29 | 2012-04-04 | 无锡中微晶园电子有限公司 | 预非晶化注入的高温Ti自对准硅化物工艺 |
Also Published As
Publication number | Publication date |
---|---|
CN103377948A (zh) | 2013-10-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN103377948B (zh) | 半导体器件制造方法 | |
US10832907B2 (en) | Gate-all-around field-effect transistor devices having source/drain extension contacts to channel layers for reduced parasitic resistance | |
CN102969347B (zh) | 提供具有多阻挡层的金属栅极器件的技术 | |
US10797163B1 (en) | Leakage control for gate-all-around field-effect transistor devices | |
CN103000675B (zh) | 低源漏接触电阻mosfets及其制造方法 | |
CN105448835B (zh) | 半导体装置 | |
US7629655B2 (en) | Semiconductor device with multiple silicide regions | |
CN102983163B (zh) | 低源漏接触电阻MOSFETs及其制造方法 | |
CN102593000B (zh) | 半导体器件及其制造方法 | |
US7683441B2 (en) | Semiconductor device and method for fabricating the same | |
TW201242022A (en) | Transistors with high concentration of boron doped germanium | |
CN108695257B (zh) | 半导体结构及其形成方法 | |
WO2011079596A1 (zh) | Mosfet结构及其制作方法 | |
CN103165457A (zh) | 半导体器件制造方法 | |
CN102339752A (zh) | 一种基于栅极替代工艺的制造半导体器件的方法 | |
CN103456782B (zh) | 半导体器件及其制造方法 | |
CN102544089A (zh) | 半导体器件及其制造方法 | |
JP2004111479A (ja) | 半導体装置及びその製造方法 | |
CN103579314A (zh) | 半导体器件及其制造方法 | |
CN108630548A (zh) | 鳍式场效应管及其形成方法 | |
CN103377944B (zh) | 半导体器件制造方法 | |
CN103377943A (zh) | 半导体器件制造方法 | |
CN104124164A (zh) | 半导体器件及其制造方法 | |
CN103390549B (zh) | 半导体器件制造方法 | |
US20130040435A1 (en) | Method for manufacturing transistor and semiconductor device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant |