CN103456782B - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN103456782B
CN103456782B CN201210170314.7A CN201210170314A CN103456782B CN 103456782 B CN103456782 B CN 103456782B CN 201210170314 A CN201210170314 A CN 201210170314A CN 103456782 B CN103456782 B CN 103456782B
Authority
CN
China
Prior art keywords
source
drain
stressor layers
substrate
groove
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201210170314.7A
Other languages
English (en)
Other versions
CN103456782A (zh
Inventor
殷华湘
秦长亮
马小龙
徐秋霞
陈大鹏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Institute of Microelectronics of CAS
Original Assignee
Institute of Microelectronics of CAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Institute of Microelectronics of CAS filed Critical Institute of Microelectronics of CAS
Priority to CN201210170314.7A priority Critical patent/CN103456782B/zh
Priority to US14/355,664 priority patent/US9281398B2/en
Priority to PCT/CN2012/000914 priority patent/WO2013177725A1/zh
Publication of CN103456782A publication Critical patent/CN103456782A/zh
Application granted granted Critical
Publication of CN103456782B publication Critical patent/CN103456782B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明公开了一种半导体器件，包括衬底、衬底上的栅极堆叠结构、栅极堆叠结构下方的衬底中的沟道区、以及沟道区两侧的源漏区，其特征在于：沟道区下方以及两侧具有应力层，源漏区形成在应力层中。依照本发明的半导体器件及其制造方法，在硅基材料的沟道区两侧以及下方形成了应力层而作用于沟道区，有效提升了沟道区载流子迁移率，提高了器件性能。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种半导体器件及其制造方法，特别是涉及一种具有全应变沟道的MOSFET及其制造方法。
背景技术
从90nm CMOS集成电路工艺起，随着器件特征尺寸的不断缩小，以提高沟道载流子迁移率为目的应力沟道工程(Strain Channel Engineering)起到了越来越重要的作用。多种应变技术与新材料被集成到器件工艺中去，也即在沟道方向引入压应力或拉应力从而增强载流子迁移率，提高器件性能。
例如，在90nm工艺中，采用嵌入式SiGe(e-SiGe)源漏或100晶向衬底并结合拉应力蚀刻阻障层(tCESL)来提供pMOS器件中的压应力；在65nm工艺中，在90nm工艺基础上进一步采用第一代源漏极应力记忆技术(SMT×1)，并采用了双蚀刻阻障层；45nm工艺中，在之前基础上采用了第二代源漏极应力记忆技术(SMT×2)，采用e-SiGe技术结合单tCESL或双CESL，并采用了应力近临技术(Stress Proximity Technique，SPT)，此外还针对pMOS采用110面衬底而针对nMOS采用100面衬底；32nm之后，采用了第三代源漏极应力记忆技术(SMT×3)，在之前基础之上还选用了嵌入式SiC源漏来增强nMOS器件中的拉应力。
另外，为了提供沟道区载流子迁移率，可以采用各种非硅基材料，例如(电子)迁移率依次增高的Ge、GaAs、InP、GaSb、InAs、InSb等等。
此外，向沟道引入应力的技术除了改变衬底、源漏材料，还可以通过控制沟道或侧墙的材质、剖面形状来实现。例如采用双应力衬垫(DSL)技术，对于nMOS采用拉应力SiNx层侧墙，对于pMOS采用压应力侧墙。又例如将嵌入式SiGe源漏的剖面制造为∑形，改善pMOS的沟道应力。
通常而言，上述这些已得到广泛应用的多种沟道应变技术大致可以分为两类，也即(双轴)全局衬底应变与单轴工艺诱导沟道应变。双轴全局应变技术需要改变衬底材料，因此存在材料生长缺陷问题(例如衬底材料变化引起能级变化、态密度变化、载流子浓度变化等)、与CMOS器件工艺匹配问题、以及和超薄高k-氧化层界面态问题等。单轴局域应变技术因为采用工艺诱致应变，无需改变衬底，因此可以高效地选择沟道应变而不会存在材料生长缺陷、CMOSI艺匹配问题，并且和超薄高k-氧化层界面良好，因此逐渐成为主流的技术。
然而，双轴全局应变技术由于能在两个轴向上提供良好的应力，可以较大地有效增加载流子迁移率，如果能改进双轴工艺克服上述问题，实现优良的全应变沟道，克服现有技术的弊端而充分利用了双轴应力的优点，这将有助于进一步提高器件性能并降低成本。
发明内容
由上所述，本发明的目的在于提供一种具有全应变沟道的新型MOSFET及其制造方法。
为此，本发明提供了一种半导体器件，包括衬底、衬底上的栅极堆叠结构、栅极堆叠结构下方的衬底中的沟道区、以及沟道区两侧的源漏区，其特征在于：沟道区下方以及两侧具有应力层，源漏区形成在应力层中。
其中，应力层具有∑或倒梯形截面。
其中，源漏区顶部具有硅化物层。
其中，源漏区顶部具有含硅的盖层，在含硅的盖层上具有硅化物层。
其中，源漏区包括源漏扩展区和重掺杂源漏区。
其中，对于PMOS而言，应力层的材料包括SiGe、SiSn、GeSn及其组合；对于NMOS而言，应力层的材料包括Si:C、Si:H、SiGe:C及其组合。
本发明还提供了一种半导体器件制造方法，包括：在衬底上形成栅极堆叠结构；在栅极堆叠结构两侧的衬底中刻蚀形成源漏沟槽，其中，源漏沟槽与栅极堆叠结构之间的部分衬底构成沟道区；在源漏沟槽中外延生长应力层，其中，应力层位于沟道区下方以及两侧；在应力层中形成源漏区。
其中，源漏沟槽具有∑或倒梯形截面。
其中，形成源漏沟槽的步骤进一步包括：刻蚀衬底形成上下等宽的第一沟槽；刻蚀第一沟槽的侧壁形成第二沟槽。其中，第二沟槽相互连通。
其中，在外延生长应力层的同时，对应力层上部进行原位掺杂，形成源漏区。
其中，对应力层进行掺杂离子注入形成源漏区。
其中，形成源漏区之后，在源漏区的顶部形成硅化物层。
其中，形成源漏区之后，在源漏区的顶部先形成含硅的盖层，然后在含硅的盖层上形成硅化物层。
其中，对于PMOS而言，应力层的材料包括SiGe、SiSn、GeSn及其组合；对于NMOS而言，应力层的材料包括Si:C、Si:H、SiGe:C及其组合。
依照本发明的半导体器件及其制造方法，在硅基材料的沟道区两侧以及下方形成了应力层而作用于沟道区，有效提升了沟道区载流子迁移率，提高了器件性能。
附图说明
以下参照附图来详细说明本发明的技术方案，其中：
图1至图6为依照本发明一个实施例的MOSFET的制造方法各步骤的剖面示意图；以及
图7为依照本发明另一实施的MOSFET的剖面示意图。
具体实施方式
以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了具有全应变沟道的新型MOSFET及其制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。
参照图1A及图1B，在衬底10上形成栅极(或伪栅极)堆叠结构20。其中，仅出于示意目的，图1A为第一导电类型的MOSFET(例如为PMOS)的剖视图，图1B为第二导电类型的MOSFET(例如为NMOS)的剖视图，并且在下文中类似地，某图A例如代表PMOS、某图B例如代表NMOS。无需多言，依照具体的CMOS版图设计需要，两种MOSFET的位置、布局、结构以及材料可以互换，因此以下对于某一种MOSFET的具体限定实际上均可修改而适用于本申请中所有其他MOSFET。
提供衬底10(包括10A、10B)，衬底10依照器件用途需要而合理选择，可包括单晶体硅(Si)、绝缘体上硅(SOI)、单晶体锗(Ge)、绝缘体上锗(GeOI)、应变硅(Strained Si)、锗硅(SiGe)，或是化合物半导体材料，例如氮化镓(GaN)、砷化镓(GaAs)、磷化铟(InP)、锑化铟(InSb)，以及碳基半导体例如石墨烯、SiC、碳纳管等等。出于与CMOS工艺兼容的考虑，衬底10优选地为体Si或SOI。特别地，第一MOSFET的衬底10A可以与第二MOSFET的衬底10B材质相同或者不同，并且以下同理地，各结构或者材料层中A与B可以相同或者不同。在衬底10中形成浅沟槽隔离(STI)11(包括11A、11B)，例如先光刻/刻蚀衬底10形成浅沟槽然后采用LPCVD、PECVD等常规技术沉积绝缘隔离材料并CMP平坦化直至露出衬底10，形成STI 11，其中STI 11的填充材料可以是氧化物、氮化物或氮氧化物。
在整个晶片表面也即衬底10和STI 11表面依次沉积栅极绝缘层21(包括21A、21B)和栅极材料层22(包括22A、22B)并刻蚀形成栅极堆叠结构20(21/22)。其中对于后栅工艺而言，栅极堆叠结构是伪栅极堆叠结构，将在后续工艺中去除，因此栅极绝缘层21优选为氧化硅的垫层，伪栅极层22优选为多晶硅、非晶硅或微晶硅甚至是氧化硅。对于前栅工艺而言，栅极堆叠结构将在后续工艺中保留，因此栅极绝缘层21优选为氧化硅、掺氮氧化硅、氮化硅、或其它高K材料，高k材料包括但不限于包括选自HfO2、HfSiOx、HfSiON、HfAlOx、HfTaOx、HfLaOx、HfAlSiOx、HfLaSiOx的铪基材料(其中，各材料依照多元金属组分配比以及化学价不同，氧原子含量x可合理调整，例如可为1～6且不限于整数)，或是包括选自ZrO2、La2O3、LaAlO3、TiO2、Y2O3的稀土基高K介质材料，或是包括Al2O3，以其上述材料的复合层；栅极材料22则可为多晶硅、多晶锗硅、或金属，其中金属可包括Co、Ni、Cu、Al、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La等金属单质、或这些金属的合金以及这些金属的氮化物，栅极材料22中还可掺杂有C、F、N、O、B、P、As等元素以调节功函数。栅极(导电)材料层22与栅极绝缘层21之间还优选通过PVD、CVD、ALD等常规方法形成氮化物的阻挡层(未示出)，阻挡层材质为MxNy、MxSiyNz、MxAlyNz、MaAlxSiyNz，其中M为Ta、Ti、Hf、Zr、Mo、W或其它元素。更优选地，栅极导电层22与阻挡层不仅采用上下叠置的复合层结构，还可以采用混杂的注入掺杂层结构，也即构成栅极导电层22与阻挡层的材料同时沉积在栅极绝缘层21上，因此栅极导电层包括上述阻挡层的材料。
在整个器件上沉积材质例如为氮化硅、氮氧化硅、类金刚石无定形碳(DLC)的栅极侧墙材料，并刻蚀形成栅极侧墙30(包括30A、30B)。
随后，参照图2A以及图2B，以栅极堆叠结构20和栅极侧墙30为掩模，刻蚀两侧的衬底10，形成∑或倒梯形截面的源漏沟槽12/13。首先，采用干法刻蚀，例如氟基、氯基、氧基的(反应)等离子体刻蚀，在栅极堆叠结构20/栅极侧墙30两侧的衬底10中形成第一沟槽12(包括12A、12B)。第一沟槽12具有基本或完全垂直的侧壁，也即上部和下部宽度基本或完全相等。优选地，第一沟槽12的深度要小于STI 11的厚度，以便于良好的绝缘隔离。随后，采用湿法腐蚀，例如采用TMAH等腐蚀液，侧向刻蚀第一沟槽12侧壁，形成第二沟槽13(包括13A、13B)。由于第一沟槽12一侧与氧化物材质的STI 11相接，另一侧与位于栅极堆叠结构下方的硅材料的衬底相接，因此在湿法腐蚀时，TMAH等腐蚀液基本不刻蚀STI 11，而更多地侧向刻蚀栅极堆叠结构下方的衬底10，由此形成了位于第一沟槽12侧面且位于栅极堆叠结构下方的第二沟槽13。第一沟槽12与第二沟槽13共同构成了∑或倒梯形截面的源漏沟槽，其中该截面沿垂直于衬底表面并且平行于沟道区方向而选取。所谓的∑或倒梯形截面，其意在表示沟槽的中部宽度大于上部和/或下部的宽度。优选地，选取合适的腐蚀工艺参数，使得第二沟槽13向栅极堆叠结构下方延伸的宽度大于等于栅极堆叠结构宽度的一半，从而使得两侧的第二沟槽13相接或相连通，隔离出了栅极堆叠结构20下方的一部分硅材质的衬底10以作为未来的沟道区14(包括14A、14B)。值得注意的是，虽然图2A/2B显示了源漏沟槽12/13位于沟道区14的下方以及斜下方，也即沟道区14悬置在栅极堆叠结构20下方，但是在垂直纸面也即垂直于沟道区方向上(特别是从顶视图看来，未示出)，由于源漏沟槽12/13宽度小于等于栅极堆叠结构20的宽度(由版图设计规则而定)，沟道区14实质上在该方向上源漏沟槽12/13范围之外的距离上仍然与衬底10的其余部分相连而因此得到支撑。
参照图3A和图3B，在源漏沟槽中外延生长应力层。通过MOCVD、ALD、MBE等外延生长工艺，在上述∑或倒梯形截面的源漏沟槽12/13中外延生长了嵌入式的应力层40(包括40A、40B)。其中，对于不同的MOSFET类型，应力层40材质可以不同。例如，对于左侧的第一MOSFET(PMOS)而言，应力层40A可以是SiGe、SiSn、GeSn等及其组合，从而向沟道区14A施加压应力，提高空穴迁移率；而对于右侧的第二MOSFET(NMOS)而言，应力层40B可以是Si:C、Si:H、SiGe:C等及其组合。其中，如图3A所示，应力层40A顶部高于STI11A顶部(外延生长时在边缘处生长速率低于中心处，因此顶部高边缘低)，而如图3B所示，应力层40B顶部与STI11B顶部齐平(优选地可以外延生长完成之后采用CMP平坦化处理)，这种配置仅出于示意目的，因此顶部高度差可以任意设定。
优选地，在外延形成应力层40时，可以进行原位掺杂，以依照MOSFET类型而调整应力层40的导电类型，例如对于NMOS而言掺杂磷P、砷As、锑Sb等，PMOS掺杂硼B、铝Al、镓Ga、铟In等。此外，外延生长中进行原位掺杂工艺时，可以控制掺杂剂加入的时间点，以使得应力层40靠近衬底10底部的掺杂浓度小于靠近衬底10顶部的掺杂浓度，例如应力层40底部不进行原位掺杂而仅施加应力，应力层40顶部原位掺杂作为源漏区。
进一步地，为了更好调节器件的源漏区导电特性，参照图4A以及图4B，在应力层40中形成源漏扩展区41(包括41A、41B)以及源漏区42(包括42A、42B)。
对于后栅工艺而言，先腐蚀去除栅极侧墙30，然后以伪栅极堆叠结构20为掩模进行源漏第一次离子注入，掺杂形成轻掺杂的源漏扩展区41A/41B(或称作LDD区)，其杂质类型、种类与上述原位掺杂类似，依照MOSFET导电类型需要而设定，因此不再赘述。随后，再次沉积并刻蚀形成氮化物、氮氧化物的栅极侧墙31A/31B。以栅极侧墙31为掩模进行源漏第二次离子注入，形成重掺杂的源漏区42A/42B，其中源漏区42与源漏扩展区41导电类型相同，但是杂质浓度更高、结深更大。之后，退火以激活掺杂离子。
对于前栅工艺而言，不去除栅极侧墙，而是利用倾斜离子注入的工艺在栅极侧墙30下方形成源漏扩展区41，然后以栅极侧墙为掩模进行垂直离子注入形成源漏区42。同样地，退火以激活掺杂离子。
之后，参照图5A、5B，在源漏区上形成硅化物以及接触刻蚀停止层。对于包含了硅元素的应力层40而言，可以直接在由与应力层40材质一致的源漏区42上通过蒸发、溅射、MOCVD等工艺形成金属层(未示出)，例如为Ni、Pt、Co、Ti、Ge及其组合，随后在550～850℃下高温退火形成金属硅化物并且去除未反应的金属层，在源漏区42上留下硅化物层50A、50B，其材质例如为CoSi2、TiSi2、NiSi、PtSi、NiPtSi、CoGeSi、TiGeSi、NiGeSi，以便降低源漏接触电阻。随后，在整个器件上通过PECVD、HDPCVD、ALD等工艺形成材质例如为氮化硅或DLC的接触刻蚀停止层(CESL)60，用于保护MOSFET下层器件结构的同时也向沟道区施加应力。
最后，参照图6A、6B，完成后续工艺，制造出最终的MOSFET器件结构。在整个器件上沉积第一层间介质层(ILD)71，其材质例如为低k介质。
对于前栅工艺而言(图中未示出)，CMP平坦化ILD71直至露出栅极堆叠结构20之后，刻蚀ILD71以暴露源漏区42上的硅化物层50，沉积接触金属形成源漏金属塞。
对于后栅工艺而言，平坦化ILD71之后，湿法腐蚀和/或等离子刻蚀去除伪栅极材料层22以及作为垫氧化层的栅极绝缘层21，在留下的栅极沟槽中填充高k材料的栅极绝缘层23以及金属材料的栅极导电层24，并且优选地在两者之间插入金属氮化物材料的阻挡层，调节功函数的同时还防止了金属向栅极绝缘层扩散。之后，再次沉积第二CESL61、第二ILD 72，并CMP平坦化。依次刻蚀ILD72、CESL61、ILD71，形成暴露了硅化物50的接触孔，在孔内填充金属形成源漏接触塞80。
最终形成的器件结构如图6A、6B所示，包括衬底10、衬底10上的栅极堆叠结构20、栅极堆叠结构20下方的衬底10中的沟道区14、以及在衬底10中位于沟道区14下方以及两侧的应力层40，其中，源漏区42(以及源漏扩展区41)形成在应力层40中，应力层40具有∑或倒梯形截面，源漏区42顶部具有金属硅化物层50。其余各个结构、材料已经在方法步骤的描述中体现，在此不再赘述。
在另一个实施例中，图5A、图5B形成硅化物50的步骤中，如果应力层40未包含硅元素，则优选地在应力层40上沉积形成含硅的盖层43A/43B，例如Si、SiGe、Si:C、Si:H及其组合。随后沉积金属层并退火形成金属硅化物50。之后步骤与实施例1相同。
因此，在实施例2中，最终形成的器件结构如图7A、7B所示，类似地，包括衬底10、衬底10上的栅极堆叠结构20、栅极堆叠结构20下方的衬底10中的沟道区14、以及在衬底10中位于沟道区14下方以及两侧的应力层40，其中，源漏区42(以及源漏扩展区41)形成在应力层40中，应力层40具有∑或倒梯形截面，源漏区42顶部具有含硅的盖层43，盖层43顶部具有金属硅化物层50。其余各个结构、材料已经在方法步骤的描述中体现，在此不再赘述。
此外，虽然本发明附图中仅显示了平面沟道的MOS示意图，但是本领域技术人员应当知晓的是本发明的MOS结构也可应用于其他例如立体多栅、垂直沟道、纳米线等器件结构。
此外，虽然本发明附图中显示的器件结构以及形成方法适用于后栅工艺，但是本领域技术人员应当知晓本发明的不同应力层结构也适用于前栅工艺。
依照本发明的半导体器件及其制造方法，在硅基材料的沟道区两侧以及下方形成了应力层而作用于沟道区，有效提升了沟道区载流子迁移率，提高了器件性能。
尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对器件结构做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。

Claims (15)

1.一种半导体器件，包括衬底、衬底上的栅极堆叠结构、栅极堆叠结构下方的衬底中的沟道区、以及沟道区两侧的源漏区，其特征在于：沟道区下方以及两侧具有应力层，源漏区形成在应力层中，沟道区两侧的应力层相互连通。
2.如权利要求1所述的半导体器件，其中，应力层具有∑或倒梯形截面。
3.如权利要求1所述的半导体器件，其中，源漏区顶部具有硅化物层。
4.如权利要求1所述的半导体器件，其中，源漏区顶部具有含硅的盖层，在含硅的盖层上具有硅化物层。
5.如权利要求1所述的半导体器件，其中，源漏区包括源漏扩展区和重掺杂源漏区。
6.如权利要求1所述的半导体器件，其中，对于PMOS而言，应力层的材料包括SiGe、SiSn、GeSn及其组合；对于NMOS而言，应力层的材料包括Si:C、Si:H、SiGe:C及其组合。
7.一种半导体器件制造方法，包括：
在衬底上形成栅极堆叠结构；
在栅极堆叠结构两侧的衬底中刻蚀形成源漏沟槽，其中，源漏沟槽与栅极堆叠结构之间的部分衬底构成沟道区，沟道区两侧的源漏沟槽相互连通；
在源漏沟槽中外延生长应力层，其中，应力层位于沟道区下方以及两侧；
在应力层中形成源漏区。
8.如权利要求7所述的半导体器件制造方法，其中，源漏沟槽具有∑或倒梯形截面。
9.如权利要求8所述的半导体器件制造方法，其中，形成源漏沟槽的步骤进一步包括：刻蚀衬底形成上下等宽的第一沟槽；刻蚀第一沟槽的侧壁形成第二沟槽。
10.如权利要求9所述的半导体器件制造方法，其中，第二沟槽相互连通。
11.如权利要求7所述的半导体器件制造方法，其中，在外延生长应力层的同时，对应力层上部进行原位掺杂，形成源漏区。
12.如权利要求7所述的半导体器件制造方法，其中，对应力层进行掺杂离子注入形成源漏区。
13.如权利要求7所述的半导体器件制造方法，其中，形成源漏区之后，在源漏区的顶部形成硅化物层。
14.如权利要求7所述的半导体器件制造方法，其中，形成源漏区之后，在源漏区的顶部先形成含硅的盖层，然后在含硅的盖层上形成硅化物层。
15.如权利要求7所述的半导体器件制造方法，其中，对于PMOS而言，应力层的材料包括SiGe、SiSn、GeSn及其组合；对于NMOS而言，应力层的材料包括Si:C、Si:H、SiGe:C及其组合。
CN201210170314.7A 2012-05-28 2012-05-28 半导体器件及其制造方法 Active CN103456782B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201210170314.7A CN103456782B (zh) 2012-05-28 2012-05-28 半导体器件及其制造方法
US14/355,664 US9281398B2 (en) 2012-05-28 2012-07-03 Semiconductor structure and method for manufacturing the same
PCT/CN2012/000914 WO2013177725A1 (zh) 2012-05-28 2012-07-03 半导体器件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201210170314.7A CN103456782B (zh) 2012-05-28 2012-05-28 半导体器件及其制造方法

Publications (2)

Publication Number Publication Date
CN103456782A CN103456782A (zh) 2013-12-18
CN103456782B true CN103456782B (zh) 2016-12-14

Family

ID=49672263

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210170314.7A Active CN103456782B (zh) 2012-05-28 2012-05-28 半导体器件及其制造方法

Country Status (3)

Country Link
US (1) US9281398B2 (zh)
CN (1) CN103456782B (zh)
WO (1) WO2013177725A1 (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104752348B (zh) * 2013-12-31 2018-05-01 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
US9496149B2 (en) 2014-04-14 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods for manufacturing the same
EP3016143B1 (en) * 2014-10-31 2023-09-06 IMEC vzw A method for forming a transistor structure comprising a fin-shaped channel structure
CN105990141A (zh) * 2015-02-02 2016-10-05 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法、电子装置
US9911821B2 (en) * 2015-11-13 2018-03-06 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
US9647123B1 (en) * 2016-10-14 2017-05-09 International Business Machines Corporation Self-aligned sigma extension regions for vertical transistors
US10347667B2 (en) * 2017-07-26 2019-07-09 International Business Machines Corporation Thin-film negative differential resistance and neuronal circuit

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101064286A (zh) * 2006-04-28 2007-10-31 国际商业机器公司 高性能应力增强mosfet及制造方法
CN102110710A (zh) * 2009-12-23 2011-06-29 中国科学院微电子研究所 形成有沟道应力层的半导体结构及其形成方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7947546B2 (en) * 2005-10-31 2011-05-24 Chartered Semiconductor Manufacturing, Ltd. Implant damage control by in-situ C doping during SiGe epitaxy for device applications
JP2009123960A (ja) * 2007-11-15 2009-06-04 Toshiba Corp 半導体装置
US8383474B2 (en) * 2010-05-28 2013-02-26 International Business Machines Corporation Thin channel device and fabrication method with a reverse embedded stressor
DE102010030768B4 (de) * 2010-06-30 2012-05-31 GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG Herstellverfahren für ein Halbleiterbauelement als Transistor mit eingebettetem Si/Ge-Material mit geringerem Abstand und besserer Gleichmäßigkeit und Transistor
US8889501B2 (en) * 2012-06-01 2014-11-18 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for forming MOS devices with raised source/drain regions

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101064286A (zh) * 2006-04-28 2007-10-31 国际商业机器公司 高性能应力增强mosfet及制造方法
CN102110710A (zh) * 2009-12-23 2011-06-29 中国科学院微电子研究所 形成有沟道应力层的半导体结构及其形成方法

Also Published As

Publication number Publication date
US9281398B2 (en) 2016-03-08
US20150179797A1 (en) 2015-06-25
CN103456782A (zh) 2013-12-18
WO2013177725A1 (zh) 2013-12-05

Similar Documents

Publication Publication Date Title
US10629740B2 (en) Semiconductor devices
US10811516B2 (en) Structure and formation method of semiconductor device structure with gate stack
US10217672B2 (en) Vertical transistor devices with different effective gate lengths
US10559656B2 (en) Wrap-all-around contact for nanosheet-FET and method of forming same
US9548385B1 (en) Self-aligned contacts for vertical field effect transistors
US9647071B2 (en) FINFET structures and methods of forming the same
US9196613B2 (en) Stress inducing contact metal in FinFET CMOS
CN103928335B (zh) 半导体器件及其制造方法
US8928093B2 (en) FinFET body contact and method of making same
CN103579295B (zh) 半导体器件及其制造方法
CN102983165B (zh) 控制沟道厚度的FinFET设计
CN103456782B (zh) 半导体器件及其制造方法
US9472470B2 (en) Methods of forming FinFET with wide unmerged source drain EPI
CN105280707A (zh) 半导体结构及其制造方法
US11742388B2 (en) Nanowire stack GAA device with selectable numbers of channel strips
CN112310081A (zh) 半导体存储器结构及其制备方法
CN103325787B (zh) Cmos器件及其制造方法
TWI770748B (zh) 半導體裝置及其製造方法
KR20160005858A (ko) 전계 효과 트랜지스터 및 그 제조 방법
CN103579315B (zh) 半导体器件及其制造方法
CN103681328B (zh) 一种制造场效应晶体管的方法
CN106876393B (zh) 半导体器件及其形成方法
CN105742282A (zh) 半导体器件及其制造方法
KR20130079010A (ko) 반도체 소자 제조 방법
CN104124165B (zh) 半导体器件及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant