CN102110710A - 形成有沟道应力层的半导体结构及其形成方法 - Google Patents

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Abstract

本发明提出一种形成有沟道应力层的半导体结构及其形成方法。半导体结构包括：衬底；形成在所述衬底之上的栅介质层，形成在所述栅介质层之上的栅极，以及形成在所述衬底之中且位于所述栅极两侧的源极和漏极；形成在所述栅介质层和所述栅极两侧的一个或多个侧墙；和形成在所述栅极之下，且位于所述衬底之中的嵌入应力层。在本发明实施例中通过在栅极之下的沟道内增加的嵌入应力层，可以有效地增加载流子的迁移率，从而改善晶体管的驱动电流。另外，在本发明形成该嵌入应力层的工艺流程中具有较低的热预算，因此有助于在沟道区域保持较高的应力级别。另外，除了应力方面的优势外，沟道内的嵌入应力层还可以减少从重掺杂源极和漏极区域的B(硼)的扩散/侵入。

Description

形成有沟道应力层的半导体结构及其形成方法
技术领域
本发明涉及半导体制造技术领域，特别涉及一种形成有沟道应力层的半导体结构及其形成方法。
背景技术
集成电路的性能和成本要求使得集成电路元件的规格大小急剧减小，并且在芯片上各个器件的接近度不断增加。由于集成电路元件规格的不断减小，已对集成电路晶体管的设计进行了很多的改进，以便将这些元件的性能保持在适当的水平上。例如，采用轻掺杂结构(LDD)、晕圈(halo)掺杂和分级的杂质分布以减小短沟道和击穿效应。在场效应晶体管中保持适当性能的一个重要因素是载流子迁移率，载流子迁移率会影响可在掺杂半导体沟道中流动的电流或电荷量。在90nm的CMOS技术之后，采用了应力技术以增强应力，从而增加载流子的迁移率以最终提高器件的驱动电流。根据应力的符号(例如拉升或压缩)和载流子类型(例如电子或空穴)，沟道区域的机械应力会显著地增大或降低载流子迁移率。如中国专利局申请号200410087007.8，公开日为2005-05-04，名称为“用于调节半导体器件的载流子迁移率的结构和方法”的专利申请，如图1所示，为该申请的半导体结构示意图。该申请在制造CMOS晶体管的过程中，通过将各种不同的应力膜涂覆倒CMOS晶体管上以提高或调节载流子的迁移率，从而改善集成电路的性能。
现有技术存在的缺点是上述申请虽然公开了一种通过应力膜涂覆改善载流子的迁移率的方案虽然能够改善载流子的迁移率，但是其结构复杂，不适合当前主流工艺。
发明内容
本发明的目的旨在至少解决上述技术缺陷之一，特别是通过本发明能够调节载流子的迁移率，从而改善晶体管的驱动电流。
为达到上述目的，本发明一方面提出了一种形成有沟道应力层的半导体结构，包括：衬底；形成在所述衬底之上的栅介质层，形成在所述栅介质层之上的栅极，以及形成在所述衬底之中且位于所述栅极两侧的源极和漏极；形成在所述栅介质层和所述栅极两侧的一个或多个侧墙；和形成在所述栅极之下，且位于所述衬底之中的嵌入应力层。
在本发明的一个实施例中，如果所述半导体结构为PFET，则所述嵌入应力层包括Si:C。在本发明的另一个实施例中，如果所述半导体结构为NFET，则所述嵌入应力层包括SiGe。
在本发明的一个实施例中，所述栅介质层包括高k栅介质。
在本发明的一个实施例中，所述栅极为金属栅或多晶硅栅。
本发明另一方面还提出了一种形成半导体结构的方法，包括以下步骤：形成衬底；在所述衬底之上形成栅介质层和栅极；在所述栅介质层和所述栅极两侧形成一个或多个侧墙；在所述衬底之中形成源极和漏极；移除所述栅极并注入以形成在所述栅极之下的嵌入应力层；和再次形成所述栅极。
在本发明的一个实施例中，在移除所述栅极时还包括移除所述栅介质层。
在本发明的一个实施例中，所述注入以形成在所述栅极之下的嵌入应力层包括：如果所述半导体结构为PFET，则注入C以形成包括Si:C的嵌入应力层，在本发明的另一个实施例中，如果所述半导体结构为NFET，则注入Ge以形成包括SiGe的嵌入应力层。
在本发明的一个实施例中，所述栅介质层包括高k栅介质。
在本发明的一个实施例中，所述栅极为金属栅或多晶硅栅。
在上述实施例中，在形成在栅极之下的嵌入应力层之前，还可对源极和漏极进行高温退火。
在上述实施例中，在形成在栅极之下的嵌入应力层之后，还可对所述嵌入应力层进行ms级及更短时间的退火处理，例如激光退火。
在本发明实施例中通过在栅极之下的沟道内增加的嵌入应力层，可以有效地增加载流子的迁移率，从而改善晶体管的驱动电流。另外，在本发明形成该嵌入应力层的工艺流程中具有较低的热预算(thermal budget)，因此有助于在沟道区域保持较高的应力级别。另外，除了应力方面的优势外，沟道内的嵌入应力层还可以减少从重掺杂源极和漏极区域的B(硼)的扩散/侵入。
本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：
图1为现有申请的半导体结构示意图；
图2为本发明实施例的形成有沟道应力层的半导体结构结构图；
图3-10为本发明实施例形成上述半导体结构的方法中间步骤的剖面图。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。
本发明主要在于在栅极之下的沟道内形成有嵌入应力层，该嵌入应力层可以有效地增加载流子的迁移率，从而改善晶体管的驱动电流。如图2所示，为本发明实施例的形成有沟道应力层的半导体结构结构图。该半导体结构包括衬底100，和形成在衬底100之上的栅介质层130，在本发明的一个实施例中，该栅介质层130可为高k值的栅介质。该结构还包括形成在栅介质层130之上的栅极110，形成在衬底100之中且位于栅极110两侧的源极和漏极120，以及形成在栅介质层130和栅极120两侧的一个或多个侧墙，在本发明的实施例中，包括第一侧墙140和形成在第一侧墙140之上的第二侧墙150。另外，在本发明的一个实施例中，该栅极110可为金属栅或者多晶硅栅，或者两者的组合。为了增加应力，在本发明的实施例中以上半导体结构还包括位于栅极120之下沟道内的嵌入应力层160，该嵌入应力层160根据FET管类型的不同可采用不同的掺杂材料注入形成，例如，如果该半导体结构为PFET，则可注入C以形成嵌入应力层160，该嵌入应力层160包括Si:C；反之，如果该半导体结构为NFET，则可注入Ge以形成嵌入应力层160，嵌入应力层160包括SiGe。该嵌入应力层160可以改善载流子的迁移率，从而提高晶体管的驱动电流。另外，除了应力方面的优势外，在本发明实施例中，嵌入应力层160还可以减少从重掺杂源极和漏极区域的B(硼)的扩散/侵入。
为了更清楚的理解本发明提出的上述半导体结构，本发明还提出了形成上述半导体结构的方法的实施例，需要注意的是，本领域技术人员能够根据上述半导体结构选择多种工艺进行制造，例如不同类型的产品线，不同的工艺流程等等，但是这些工艺制造的半导体结构如果采用与本发明上述结构基本相同的结构，达到基本相同的效果，那么也应包含在本发明的保护范围之内。为了能够更清楚的理解本发明，以下将具体描述形成本发明上述结构的方法及工艺，还需要说明的是，以下步骤仅是示意性的，并不是对本发明的限制，本领域技术人员还可通过其他工艺实现。
如图3-10所示，为本发明实施例形成上述半导体结构的方法中间步骤的剖面图，该方法包括以下步骤：
步骤1，如图3所示，提供衬底100，该衬底100之还形成有氧化物层170和氮化物层180。
步骤2，如图4所示，移除氧化物层170和氮化物层180，并形成希望深度的STI(浅沟道隔离)。
步骤3，如图5所示，在衬底100之上通过图形刻蚀以形成栅堆叠，例如在衬底100之上淀积或生长栅介质层130，并淀积伪栅极190，在该实施例中在伪栅极190之上还包括氮化物覆盖层200以保护伪栅极190。在该实施例中，伪栅极190为多晶硅栅，在其他实施例中伪栅极190还可为金属栅。
步骤4，如图6所示，在栅堆叠的两侧形成第一侧墙140，并注入以形成扩展区/晕圈(halo)300。
步骤5，如图7所示，形成第二侧墙150，在该实施例中在栅堆叠的两侧分别形成了第一侧墙140和第二侧墙150，这仅是本发明的一种实施方式，本领域技术人员可根据需要增加或减少侧墙的数量，这些均不影响本发明的实现，均应包含在本发明的保护范围之内。
步骤6，如图8所示，注入以形成源极和漏极120，可选地，还可进行高温退火。
步骤7，如图9所示，移除伪栅极190和氮化物覆盖层200。可选地，在本发明的一个实施例中，在移除伪栅极190的同时还可以将栅介质层130移除。
步骤8，如图10所示，注入以形成嵌入应力层160，并进行ms级及更短时间的退火处理，例如激光退火。在本发明中，如果半导体结构为PFET，则注入C以形成包括Si:C的嵌入应力层160，在本发明的另一个实施例中，如果半导体结构为NFET，则注入Ge以形成包括SiGe的嵌入应力层160，该应力层可进一步减少从重掺杂源极和漏极区域的B(硼)的扩散/侵入。
步骤9，采用适当的替换(replacement)流程重做栅堆叠，在该实施例中重做的栅极110为金属栅，最终的结构如图2所示。另外，如果在步骤7中移除了栅介质层130，那么在该步骤中还需要再次生成栅介质层130。
在本发明实施例中通过在栅极之下的沟道内增加的嵌入应力层，可以有效地增加载流子的迁移率，从而改善晶体管的驱动电流。另外，在本发明形成该嵌入应力层的工艺流程中具有较低的热预算(thermal budget)，因此有助于在沟道区域保持较高的应力级别。另外，除了应力方面的优势外，沟道内的嵌入应力层还可以减少从重掺杂源极和漏极区域的B(硼)的扩散/侵入。
尽管已经示出和描述了本发明的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本发明的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由所附权利要求及其等同限定。

Claims (12)

1.一种形成有沟道应力层的半导体结构，其特征在于，包括：
衬底；
形成在所述衬底之上的栅介质层，形成在所述栅介质层之上的栅极，以及形成在所述衬底之中且位于所述栅极两侧的源极和漏极；
形成在所述栅介质层和所述栅极两侧的一个或多个侧墙；和
形成在所述栅极之下，且位于所述衬底之中的嵌入应力层。
2.如权利要求1所述的形成有沟道应力层的半导体结构，其特征在于，
如果所述半导体结构为PFET，则所述嵌入应力层包括Si:C；
如果所述半导体结构为NFET，则所述嵌入应力层包括SiGe。
3.如权利要求1所述的形成有沟道应力层的半导体结构，其特征在于，所述栅介质层包括高k栅介质。
4.如权利要求1所述的形成有沟道应力层的半导体结构，其特征在于，所述栅极为金属栅或多晶硅栅。
5.一种形成半导体结构的方法，其特征在于，包括以下步骤：
形成衬底；
在所述衬底之上形成栅介质层和栅极；
在所述栅介质层和所述栅极两侧形成一个或多个侧墙；
在所述衬底之中形成源极和漏极；
移除所述栅极并注入以形成在所述栅极之下的嵌入应力层；和
再次形成所述栅极。
6.如权利要求5所述的形成半导体结构的方法，其特征在于，在移除所述栅极时还包括移除所述栅介质层。
7.如权利要求5所述的形成半导体结构的方法，其特征在于，所述注入以形成在所述栅极之下的嵌入应力层包括：
如果所述半导体结构为PFET，则注入C以形成包括Si:C的嵌入应力层；
如果所述半导体结构为NFET，则注入Ge以形成包括SiGe的嵌入应力层。
8.如权利要求5所述的形成半导体结构的方法，其特征在于，所述栅介质层包括高k栅介质。
9.如权利要求5所述的形成半导体结构的方法，其特征在于，所述栅极为金属栅或多晶硅栅。
10.如权利要求5-9任一项所述的形成半导体结构的方法，其特征在于，在所述形成在栅极之下的嵌入应力层之前，还包括：
对所述源极和漏极进行高温退火。
11.如权利要求5-9任一项所述的形成半导体结构的方法，其特征在于，在所述形成在栅极之下的嵌入应力层之后，还包括：
对所述嵌入应力层进行ms级及更短时间的退火处理。
12.如权利要求11所述的形成半导体结构的方法，其特征在于，所述退火处理为激光退火。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102983104A (zh) * 2011-09-07 2013-03-20 中芯国际集成电路制造(上海)有限公司 Cmos晶体管的制作方法
WO2013113184A1 (zh) * 2012-02-01 2013-08-08 中国科学院微电子研究所 一种半导体结构及其制造方法
WO2013177725A1 (zh) * 2012-05-28 2013-12-05 中国科学院微电子研究所 半导体器件及其制造方法
CN103594495A (zh) * 2012-08-16 2014-02-19 中国科学院微电子研究所 半导体器件及其制造方法
CN103811349A (zh) * 2012-11-06 2014-05-21 中国科学院微电子研究所 半导体结构及其制造方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103000525B (zh) * 2011-09-13 2015-12-02 中芯国际集成电路制造(上海)有限公司 Pmos晶体管结构及其制造方法
CN103000523B (zh) * 2011-09-13 2015-06-17 中芯国际集成电路制造(上海)有限公司 Pmos晶体管结构及其制造方法
CN114784099B (zh) * 2022-06-21 2022-09-02 南京融芯微电子有限公司 一种mosfet电流路径优化结构及其制备方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6709935B1 (en) * 2001-03-26 2004-03-23 Advanced Micro Devices, Inc. Method of locally forming a silicon/geranium channel layer
US6924181B2 (en) * 2003-02-13 2005-08-02 Taiwan Semiconductor Manufacturing Co., Ltd Strained silicon layer semiconductor product employing strained insulator layer
US7037770B2 (en) * 2003-10-20 2006-05-02 International Business Machines Corporation Method of manufacturing strained dislocation-free channels for CMOS
JP4888118B2 (ja) * 2004-09-16 2012-02-29 富士通セミコンダクター株式会社 半導体装置の製造方法及び半導体装置
US8053849B2 (en) * 2005-11-09 2011-11-08 Advanced Micro Devices, Inc. Replacement metal gate transistors with reduced gate oxide leakage
CN101295647A (zh) * 2008-01-16 2008-10-29 清华大学 增强mos器件沟道区应变的方法

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102983104A (zh) * 2011-09-07 2013-03-20 中芯国际集成电路制造(上海)有限公司 Cmos晶体管的制作方法
CN102983104B (zh) * 2011-09-07 2015-10-21 中芯国际集成电路制造(上海)有限公司 Cmos晶体管的制作方法
WO2013113184A1 (zh) * 2012-02-01 2013-08-08 中国科学院微电子研究所 一种半导体结构及其制造方法
CN103247624A (zh) * 2012-02-01 2013-08-14 中国科学院微电子研究所 一种半导体结构及其制造方法
US8969164B2 (en) 2012-02-01 2015-03-03 Institute of Microelectronics, Chinese Academy of Sciences Semiconductor structure and method for manufacturing the same
CN103247624B (zh) * 2012-02-01 2016-03-02 中国科学院微电子研究所 一种半导体结构及其制造方法
WO2013177725A1 (zh) * 2012-05-28 2013-12-05 中国科学院微电子研究所 半导体器件及其制造方法
CN103456782A (zh) * 2012-05-28 2013-12-18 中国科学院微电子研究所 半导体器件及其制造方法
US9281398B2 (en) 2012-05-28 2016-03-08 The Institute of Microelectronics, Chinese Academy of Science Semiconductor structure and method for manufacturing the same
CN103456782B (zh) * 2012-05-28 2016-12-14 中国科学院微电子研究所 半导体器件及其制造方法
CN103594495A (zh) * 2012-08-16 2014-02-19 中国科学院微电子研究所 半导体器件及其制造方法
CN103811349A (zh) * 2012-11-06 2014-05-21 中国科学院微电子研究所 半导体结构及其制造方法

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