JP4888118B2 - 半導体装置の製造方法及び半導体装置 - Google Patents
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Description
例えば、特許文献1、2では、緩和シリコンゲウマニウム(SiGe)層上にシリコン(Si)を積層し、大きな歪みを加えることで、電子移動度を大きく向上させnMOS型電界効果トランジスタの特性を大きく向上させている。
また、特許文献3では、ゲート電極に応力を発生させシリコン基板のチャネル領域にその応力を加えることで、歪みシリコン基板を使用せずにMOS型電界効果トランジスタの
チャネルの性能を向上させている。
しかしながら、従来のいずれの方法でも、製造コストと、高速化及び低消費電力化という特性向上との両立が困難であるという問題点がある。
また、この半導体装置の製造方法により、プロセス工程を大幅に変更することなく、既存プロセスとの整合性が高く、コスト的に優位性があるCMOS型電界効果トランジスタである半導体装置を提供することを課題とする。
本発明の半導体装置の製造方法では、シリコン基板上に形成された絶縁膜で分離された活性領域内の一部に、シリコンとは異なる格子定数を有する化合物からなるストレッサを形成し、このストレッサの上部に、シリコンからなるシリコンチャネル層を形成することを特徴とする。
また、この半導体装置の製造方法を用いることにより、プロセス工程を大幅に変更することなく、既存プロセスとの整合性が高く、コスト的に優位性があるCMOS型電界効果トランジスタである半導体装置を提供することができる。
図1は、Si基板上にSiGeをチャネル直下に埋め込んだ構造を示す図である。
ストレッサとして格子定数の大きいSiGeをゲート電極の範囲内でチャネル直下に埋め込むことにより、SiGeは水平方向、垂直方向ともに周辺のSiに格子整合する。このときのSiGeストレッサ2の膜厚は商用CVD装置を用いて成長可能な数nm程度とする。このため、SiGeストレッサ上2のSiチャネル層1に、効率的に垂直方向の圧縮歪み、水平方向の引っ張り歪みを与えることができる。特に、nMOSの電子移動度を向上させることに寄与する。図2は、図1の構成にサイドウォール及び寄生抵抗領域を設けた構造を示す図である。ゲート電極にサイドウォール16を形成し、サイドウォール16の範囲内にストレッサであるSiGe2を形成する。また、サイドウォール16下に寄生抵抗領域4を設けることで、寄生抵抗領域4まで歪みが印加され、寄生抵抗4が低減される。
図6、図7は、本実施例に係るnMOS型電界効果トランジスタの製造プロセスを示す図である。図6(a)は、Si/SiGe積層構造にゲート絶縁膜、ゲート電極を形成した状態を示す図である。図6(b)は、ソース/ドレイン領域にエッチングを施した状態を示す図である。図6(c)は、CVDにてSiを埋め戻した状態を示す図である。図7(d)は、エクステンション注入を行った後、サイドウォールを形成した状態を示す図である。図7(e)は、コンタクトエッチングストップ膜を形成した状態を示す図である。図7(f)は、層間絶縁膜を形成し、コンタクトホールをあけ、電極を形成した状態を示す図である。
以上により埋め込みSiGeストレッサ2と、コンタクトエッチングストップ膜10により、相乗的にSiチャネル1に面内引っ張り応力を印加することができ、高移動度のnMOS型電界効果トランジスタを作製することができる。
図8、図9は、本実施例に係るnMOS型電界効果トランジスタの製造プロセスを示す図である。図8(a)は、Si/SiGe積層構造にゲート絶縁膜、ゲート電極を形成した状態を示す図である。図8(b)は、ゲート、サイドウォールをマスクにソース/ドレイン領域にエッチングを施した状態を示す図である。図8(c)は、CVDにてSiを埋め戻した状態を示す図である。図9(d)は、エクステンション注入を行った後、サイドウォールを形成した状態を示す図である。図9(e)は、シリサイドの上にコンタクトエッチングストップ膜を形成した状態を示す図である。図9(f)は、層間絶縁膜を形成し、コンタクトホールをあけ、電極を形成した状態を示す図である。
以上により、ゲート電極下及びサイドウォール下のシリコン層中にSiGeストレッサ2をもつ構造を形成できる。また、実施例1で作成したnMOS型電界効果トランジスタでは、ゲート絶縁膜1が薄い場合には、ゲート電極1とソース/ドレイン部のCVDで埋め戻されたシリコン層とが接触し、歩留まりが低下する問題があるが、本実施例のように、この間にサイドウォール16を挿入することにより、歩留まりを大幅に向上できるという利点がある。
以上により、埋め込みSiGeストレッサ2と、コンタクトエッチングストップ膜10とにより、相乗的にSiチャネル1に面内引っ張り応力を印加することができ、高移動度のnMOS型電界効果トランジスタを作製することができる。
本実施例では、実施例1、2において作製したnMOS及びpMOSの特性のバランスをとるために、SiGe層のアスペクトレシオを調整する方法を提供する。
図10は、SiGeストレッサのアスペクトレシオの調整方法を示す図である。図10(a)は、ゲート、サイドウォールをマスクにソース/ドレイン領域にエッチングを施した状態を示す図である。図10(b)は、SiGe層の一部を選択的にエッチングした状態を示す図である。図10(c)は、エッチングした部分をSiで埋め戻した状態を示す図である。
ゲート、サイドウォールをマスクにソース/ドレイン領域にエッチングを施し、シリコン中のSiGeストレッサ2のアスペクトレシオを調整する方法として、図10に示すように、サイドウォール16をマスクにソース/ドレイン領域をエッチングした後、例えば、塩素系ガスでSiGeストレッサ2の一部を選択的にエッチングし、その後、CVDを用いてSiで埋め戻す。以上により、容易にSiGeストレッサ2のアスペクトレシオを調整することが可能である。
本実施例では、図4に示す構造を有するCMOS型電界効果トランジスタを作製する。半導体装置の製造プロセスにおける素子分離工程終了後、Si/SiGe積層構造を活性領域に選択的に形成する。その際、ゲート電極に負の電圧を印加した状態でSiGeストレッサ2がp型のチャネルに、ゲート電極に正の電圧を印加した状態で、Si層1がチャネルになるようにする。このときに、Si層1、SiGe層2の厚さが、例えば、それぞれ4nm程度になるように積層する。Si/SiGe層のヘテロ接合でエネルギーギャップが伝導帯で小さく、価電子帯で大きいことにより可能となる。次に、図8に示すように、ゲート絶縁膜(SiON)7、ポリシリコンゲート電極3、サイドウォール16を形成する。次に、ポリシリコンゲート電極3、サイドウォール16をマスクにソース/ドレイン領域をエッチングし、その後、CVDを用いてSiで埋め戻す。以上により、ゲート電極3下及びサイドウォール16下のシリコン層中にSiGe層2をもつ構造を形成できる。ここで、一度サイドウォール16を除去し、nMOS、pMOS形成領域それぞれにパンチスルーストップ、エクステンション注入を行った後、図9に示すように、再びサイドウォール16を形成し、それぞれのソース/ドレイン領域に注入を行う。活性化アニールにより注入イオンを活性化した後、シリサイド11として、例えばNiSiを形成する。その上にコンタクトエッチングストップ膜10として、例えば、引っ張り応力をもつSiN膜を形成する。次に、層間絶縁膜12を形成し、コンタクトホールをあけ、電極13を形成する。
以上により、nMOSでは、埋め込みSiGe層2と、コンタクトエッチングストップ膜10により、相乗的にSiチャネルに面内引っ張り応力を印加することができ、また、pMOSでは、高正孔移動度のSiGe層2をチャネルとすることができ、高速なCMOS型電界効果トランジスタを作製できる。
本実施例では、図5に示す構造を有するCMOS型電界効果トランジスタを作製する。
図11は、pMOS型電界効果トランジスタの製造プロセスを示す図である。図11(b)は、ソース/ドレイン領域をエッチングした状態を示す図である。図11(b’)は、SiGe層を選択エッチングで除去した状態を示す図である。図11(c)は、Siで埋め戻した状態を示す図である。
以上により、図5に示すように、nMOSのみに、埋め込みSiGe層2と、コンタクトエッチングストップ膜10により、相乗的にSiチャネルに面内引っ張り応力を印加することができ、pMOSでは、SiGe層2を除去することで、SiGe層2とコンタクトエッチングストップ膜10とによる歪みを緩和することができ、正孔の移動度を向上させる高速なCMOS型電界効果トランジスタを作製できる。
Claims (7)
- シリコン基板上にnMOS型電界効果トランジスタとpMOS型電界効果トランジスタとを形成する半導体装置の製造方法において、
前記シリコン基板上にSiGe層、Si層を形成し、ゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極をマスクにしてソース/ドレイン領域をエッチングする工程と、
前記pMOS型電界効果トランジスタで、前記ゲート電極下のSiGe層を除去する工程と、
前記nMOS型電界効果トランジスタとpMOS型電界効果トランジスタにおける前記エッチングされたソース/ドレイン領域をSiで埋め、pMOS型電界効果トランジスタの前記Si層下を空洞化する工程と、を有し、
前記nMOS型電界効果トランジスタにおける前記ゲート電極下のSiGe層が水平方向、垂直方向ともに、前記シリコン基板、前記Si層、前記埋め込まれたSiに格子整合することにより、前記Si層が歪みSi層となっており、
前記pMOS型電界効果トランジスタは、前記SiGe層が除去されて形成された空洞により、前記Si層に印加される歪みが緩和されている
ことを特徴とする半導体装置の製造方法。 - 前記ゲート電極を形成した後に、前記ゲート電極の側壁にサイドウォールを形成し、
前記ソース/ドレイン領域をエッチングする工程で、前記ゲート電極及び前記サイドウォールをマスクにしてエッチングを行う
ことを特徴とする請求項1に記載の半導体装置の製造方法。 - 前記ソース/ドレイン領域をエッチングした後、前記SiGe層の一部を選択的にエッチングする工程をさらに含む
ことを特徴とする請求項1に記載の半導体装置の製造方法。 - 前記SiGe層の層厚は、前記シリコン基板に格子整合する膜厚の範囲内であり、かつ、前記SiGe層は、貫通転位を含んでいない
ことを特徴とする請求項1に記載の半導体装置の製造方法。 - シリコン基板上にnMOS型電界効果トランジスタとpMOS型電界効果トランジスタとを有する半導体装置において、
前記nMOS型電界効果トランジスタのゲート電極直下で、ゲート絶縁膜下のSi層を介して、前記Si層にストレスを印加するSiGe層を有し、
前記pMOS型電界効果トランジスタのゲート電極直下で、ゲート絶縁膜下のSi層を介して、前記Si層の下のSiGe層を除去することにより形成された空洞を有しており、
前記nMOS型電界効果トランジスタとpMOS型電界効果トランジスタとにおけるソース/ドレイン領域は、ソース/ドレイン領域をエッチングし、前記エッチングされたソース/ドレイン領域をSiで埋め込むことにより形成されており、
前記nMOS型電界効果トランジスタにおける前記ゲート電極下のSiGe層が水平方向、垂直方向ともに、前記シリコン基板、前記Si層、前記埋め込まれたSiに格子整合することにより、前記Si層が歪みSi層となっており、
前記pMOS型電界効果トランジスタは、前記空洞により前記Si層に印加される歪みが緩和されている
ことを特徴とする半導体装置。 - 前記ゲート電極の側壁に形成されたサイドウォールを更に有し、
前記nMOS型電界効果トランジスタのゲート電極直下における前記SiGe層は、前記サイドウォールより内側に設けられている
ことを特徴とする請求項5に記載の半導体装置。 - 前記SiGe層の層厚は、シリコン基板に格子整合する膜厚の範囲内であり、かつ、前記SiGe層は、貫通転位を含んでいない
ことを特徴とする請求項5に記載の半導体装置。
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