JP2000243854A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

Info

Publication number
JP2000243854A
JP2000243854A JP11042729A JP4272999A JP2000243854A JP 2000243854 A JP2000243854 A JP 2000243854A JP 11042729 A JP11042729 A JP 11042729A JP 4272999 A JP4272999 A JP 4272999A JP 2000243854 A JP2000243854 A JP 2000243854A
Authority
JP
Japan
Prior art keywords
layer
forming
gate
channel layer
silicon substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP11042729A
Other languages
English (en)
Inventor
Junji Yagishita
淳史 八木下
Koji Matsuo
浩司 松尾
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP11042729A priority Critical patent/JP2000243854A/ja
Priority to US09/510,239 priority patent/US6310367B1/en
Publication of JP2000243854A publication Critical patent/JP2000243854A/ja
Priority to US09/907,952 priority patent/US6815279B2/en
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/2658—Bombardment with radiation with high-energy radiation producing ion implantation of a molecular ion, e.g. decaborane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1054—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate

Abstract

(57)【要約】 【課題】メタルゲートを用いたＦＥＴの、しきい値を低
下させ素子の消費電力を抑制する。 【解決手段】ＮＭＯＳＦＥＴは、Ｓｉ基板１０の内部に
トランジスタのソース又はドレインであるｎ+ 拡散層１
１に挟まれてＳｉ−Ｇｅ層１２が形成されている。Ｓｉ
−Ｇｅ層１２の表面には引っ張り歪みＳｉチャネル層１
３が形成されている。引っ張り歪みＳｉチャネル層１３
上にＴａ2 Ｏ5 層１５及びＴｉＮ層１６を介してＡｌゲ
ート電極１７が形成されている。ＰＭＯＳＦＥＴはＳｉ
基板１０の表面にトランジスタのソース又はドレインで
あるｐ+ 拡散層１８に挟まれて圧縮歪みＳｉ−Ｇｅチャ
ネル層１９が形成されている。ｐ+ 拡散層１８の表面
に、Ｔａ2 Ｏ5 層１５及びＴｉＮ層１６を介してＡｌゲ
ート電極１７が形成されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＦＥＴのチャネル
層として引っ張り歪みＳｉ層並びに圧縮歪みＳｉ−Ｇｅ
層を用いた半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】従来、通常の半導体素子は、バルクのＳ
ｉを基板として用いており、素子寸法の微細化によっ
て、高速化及び低消費電力化をはかっている。しかし、
素子の微細化には、物理的、経済的な壁が見えつつあ
り、今後は微細化以外の手法による高速、低消費電力化
の技術を確立する必要がある。
【０００３】例えば、ゲート電極にメタルゲートを用い
てゲートの配線遅延の抑制を図って高速化を図る技術が
開発されている。ＣＭＯＳＦＥＴにメタルゲートや高誘
電体ゲート絶縁膜を適用するために、ダミーゲートプロ
セスが提案されている（A.Chatterjee et a1.,IEDM Tec
h.Dig.,(1997),p.821）。ここでダミーゲートプロセス
とは、将来ゲートを形成する領域に、予めダミーのゲー
トを形成しておき、ダミーのゲートをマスクにセルフア
ラインでソース／ドレインを形成したのち、ダミーゲー
トを本来のゲートに置き換えるプロセスである。
【０００４】この技術には、メタルゲートの仕事関数の
影響でトランジスタのしきい値電圧を調整しにくいとい
う問題点があった。例えば、ゲート電極にＴｉＮを用い
ると、仕事関数値は４．３〜４．６ｅＶになり、従来の
Ｐｏｌｙ−Ｓｉ電極の場合よりもしきい値が０．４〜
０．５Ｖ程度大きくなってしまうという問題があった。
【０００５】また、チャネル層のキャリア移動度を向上
させるため、Ｎ−ＭＯＳトランジスタのチャネル層には
Ｓｉ−Ｇｅ層上の引っ張り歪みＳｉ層（引張り応力下）
を、またＰ−ＭＯＳトランジスタのチャネル層には圧縮
歪みＳｉ−Ｇｅ層（圧縮応力下）を用いる技術が報告さ
れている（K.Ismail,"Si/Ｓｉ−Ｇｅ High-Speed Fie1d
-Effect Transistors",IEDM Tech.Dig.,(1995),p.50
9）。引っ張り歪みＳｉ層又は圧縮歪みＳｉ−Ｇｅ層を
ＭＯＳトランジスタのチャネル層に用いることによっ
て、面内の電子と正孔の移動度が上昇し、高速動作と低
消費電力化を両立することができる。
【０００６】ところが、この技術には、引っ張り歪みＳ
ｉ層（ｎチャネル層）と圧縮歪みＳｉ−Ｇｅ層（ｐチャ
ネル層）との両方がチャネル層として形成されたＣＭＯ
ＳＦＥＴを形成する場合、工程が煩雑でＮＭＯＳチャネ
ル層，ＰＭＯＳチャネル層の作り分けが困難であるとい
う問題があった。また、Ｓｉ−Ｇｅ層形成時に、高温の
熱工程を通すため、Ｓｉ−Ｇｅ層ミスフィット転移やＧ
ｅのSegregationが発生し、ゲート耐圧が劣化するとい
う問題があった。
【０００７】またところで、ＳＯＩ基板上でＭＯＳＦＥ
Ｔを動作させると、チャネル層端部（ソース近傍）の基
板中に正孔がたまり、いわゆる基板浮遊効果が発生して
デバイス動作に悪影響を及ぼすことが知られている。こ
の基板浮遊効果を抑制する方法として、ソース領域をＳ
ｉ−Ｇｅ材料で形成してチャネル層（Ｓｉ）よりもバン
ドギャップを小さくし、正孔をソース側に引き抜く方法
が提案されている（Akira Nishiyama et al.,"Formatio
n of Ｓｉ−Ｇｅ source/Drain using Ge imp1atation
for floating-body effect resistant SOI MOSFETs",Jp
n.J.App1.Phys.Vo1.35(1996)pp.954-959.Part1,No.2B,F
ebrualy 1996）。
【０００８】しかしながら、この方法では、チャネル層
をＳｉ−Ｇｅ材料とすることができないという問題点が
あった。すなわち、正孔の移動度向上と基板浮遊効果抑
制を両立させることができなかった。
【０００９】
【発明が解決しようとする課題】上述したように、メタ
ルゲートを用いたＦＥＴには、しきい値が大きくなり充
分な駆動電流を確保することができないという問題点が
あった。また、Ｓｉ−Ｇｅ層上に形成された引っ張り歪
みＳｉ層をチャネル層とするＮＭＯＳＦＥＴと圧縮歪み
Ｓｉ−Ｇｅ層をチャネル層とするＰＭＯＳＦＥＴとが形
成されたＣＭＯＳＦＥＴを形成することが困難であると
いう問題があった。
【００１０】また、ＳＯＩ基板上に形成されたＦＥＴの
基板浮遊効果を抑制するためにソース領域をＳｉ−Ｇｅ
材料で形成してチャネル層よりもバンドギャップを小さ
くすると、チャネル層にＳｉ−Ｇｅを用いることができ
ず、素子の高速化を図ることができないという問題があ
った。
【００１１】本発明の目的は、メタルゲートを用いたＣ
ＭＯＳＦＥＴのしきい値電圧を低下させ、素子の駆動力
の向上（スピードの向上）を図り得る半導体装置及びそ
の製造方法を提供することにある。
【００１２】また、本発明の別の目的は、引っ張り歪み
Ｓｉ層をチャネル層とするＮＭＯＳＦＥＴと圧縮歪みＳ
ｉ−Ｇｅ層をチャネル層とするＰＭＯＳＦＥＴとが形成
されたＣＭＯＳＦＥＴを容易に形成し得る半導体装置の
製造方法を提供することにある。
【００１３】また、本発明の別の目的は、ＳＯＩ基板上
に形成されたＦＥＴの正孔の移動度の向上と基板浮遊効
果抑制の両者を両立し得る半導体装置を提供することに
ある。
【００１４】
【課題を解決するための手段】［構成］本発明は、上記
目的を達成するために以下のように構成されている。 （１） 本発明（請求項１）の半導体装置は、シリコン
基板にＮＭＯＳＦＥＴとＰＭＯＳＦＥＴとが形成された
半導体装置において、前記ＮＭＯＳＦＥＴ及びＰＭＯＳ
ＦＥＴのゲート電極は金属材料で構成され、前記ＮＭＯ
ＳＦＥＴ及びＰＭＯＳＦＥＴの各チャネル層の表面領域
の少なくとも一部にＳｉ−Ｇｅ層が形成され、前記ＮＭ
ＯＳＦＥＴのチャネル層のＧｅ濃度が前記ＰＭＯＳＦＥ
Ｔのチャネル層のＧｅ濃度よりも低いことを特徴とす
る。
【００１５】本発明は、前記ＮＭＯＳＦＥＴのチャネル
層にはＳｉ−Ｇｅ層上の引っ張り歪みＳｉ層が用いら
れ、前記ＰＭＯＳＦＥＴのチャネル層にはＳｉ−Ｇｅ層
が用いられていることが好ましい。
【００１６】（２）本発明（請求項３）の半導体装置
は、シリコン基板にＮＭＯＳＦＥＴが形成された半導体
装置において、前記ＮＭＯＳＦＥＴのゲート電極は金属
材料で構成され、チャネル層にＳｉ−Ｇｅ層上の引っ張
り歪みＳｉ層が用いられていることを特徴とする。
【００１７】本発明（請求項１，３）は、前記シリコン
基板がＳＯＩ基板であり、前記ＭＯＳＦＥＴのチャネル
層のＧｅ濃度は前記ＭＯＳＦＥＴのソースのＧｅ濃度よ
りも低いことが好ましい。
【００１８】（３）本発明（請求項５）半導体装置の製
造方法は、シリコン基板上に形成されたＮＭＯＳＦＥＴ
とＰＭＯＳＦＥＴのそれぞれのゲート形成領域に、ダミ
ーゲートを形成する工程と、前記ダミーゲートをマスク
にＰＭＯＳＦＥＴ部とＮＭＯＳＦＥＴ部の基板表面にそ
れぞれ選択的に不純物を注入し、加熱することで拡散層
を形成する工程と、前記シリコン基板上に前記ダミーゲ
ートより厚く、絶縁膜を形成する工程と、前記絶縁膜の
表面を平坦化すると共に、前記ダミーゲートを露出させ
る工程と、前記ダミーゲートを除去し、底部にシリコン
基板が露出する開口部を前記絶縁膜に形成する工程と、
前記ＮＭＯＳＦＥＴ部側の前記開口部に露出する前記シ
リコン基板に選択的にＧｅを注入して該基板の表面を除
いた領域に第１のＳｉ−Ｇｅ層を形成することにより第
１のＳｉ−Ｇｅ層上に引っ張り歪みＳｉ層を形成し、前
記ＰＭＯＳＦＥＴ部側の前記開口部に露出する前記シリ
コン基板に選択的にＧｅを注入して該基板の表面に第２
のＳｉ−Ｇｅ層を形成する工程と、前記露出するシリコ
ン基板上にゲート絶縁膜を形成する工程と、前記開口部
内に金属材料からなるゲート電極を形成する工程とを含
むことを特徴とする。
【００１９】（４）本発明（請求項６）半導体装置の製
造方法は、表面にＳｉ−Ｇｅ層を有するシリコン基板上
に、ダミーゲートを形成する工程と、前記ダミーゲート
をマスクにＰＭＯＳＦＥＴ部とＮＭＯＳＦＥＴ部の基板
表面にそれぞれ選択的に不純物を注入し、加熱すること
でトランジスタのソースドレインとなる拡散層を形成す
る工程と、前記シリコン基板上の前記ダミーゲートを覆
うように、絶縁膜を形成する工程と、前記絶縁膜の表面
を除去すると共に、前記ダミーゲートを露出させる工程
と、前記ダミーゲートを除去し、底部にシリコン基板が
露出する開口部を前記絶縁膜に形成する工程と、前記Ｎ
ＭＯＳＦＥＴ部側の前記開口部に露出する前記Ｓｉ−Ｇ
ｅ層上に選択的にシリコン層を形成する工程と、前記開
口部の底部にゲート絶縁膜を形成する工程と、前記開口
部内に金属材料からなるゲート電極を形成する工程とを
含むことを特徴とする。
【００２０】［作用］本発明は、上記構成によって以下
の作用・効果を有する。ＦＥＴのゲート電極を金属材料
で構成し、且つＮＭＯＳＦＥＴのチャネル層のＧｅ濃度
をＰＭＯＳＦＥＴより薄くすることで、ＮＭＯＳＦＥＴ
のチャネル層のコンダクションバンドとゲート電極のフ
ェルミレベルとの差、ＰＭＯＳＦＥＴのチャネル層のバ
レンスバンドとゲート電極のフェルミレベルとの差を小
さくすることができるので、しきい値電圧の上昇を抑え
ることができる。また、高移動度、高ゲート耐圧の金属
（ＴｉＮ）ゲートＣＭＯＳトランジスタを簡単な製造プ
ロセスで実現できるようになる。
【００２１】ＮＭＯＳ，ＰＭＯＳ両方ともにメタル（Ｔ
ｉＮ）ゲートで低いしきい値電圧のトランジスタを容易
に実現できる。ＮＭＯＳ，ＰＭＯＳ両方ともにキャリア
の移動度が向上する。通常のＳｉ基板に対して電子で３
〜５倍、正孔で４〜６倍の移動度が実現できる。
【００２２】メタルゲートを用いるため、ゲートの空乏
化がなく実効的なゲート絶縁膜厚を薄くできる。またゲ
ートの配線遅延もない。すなわちトランジスタを高性能
化できる。さらにまた、ＮＭＯＳゲート、ＰＭＯＳゲー
トを作りわける必要がないので、工程数を削減できる。
【００２３】ダミーゲートプロセスとＳｉのエピタキシ
ャル成長技術またはＧｅのイオン注入技術を用いること
によって、ＮＭＯＳチャネル層（例えば引っ張り歪みＳ
ｉ層）とＰＭＯＳチャネル層（例えばＳｉ−Ｇｅ層）の
作り分けが容易になる。
【００２４】ダミーゲートプロセスを用いることによっ
て、Ｓｉ−Ｇｅチャネル層形成後、６００℃以上の高温
工程をなくすことが可能になり、Ｓｉ−Ｇｅ／Ｓｉ界面
のミスフイット転位やＧｅのSegregation が減少し、ゲ
ート耐圧が向上する。
【００２５】ＳＯＩ基板に形成されるＦＥＴにおいて、
チャネル層下部のＧｅ濃度をソース側のバンドギャップ
がチャネル層側のバンドギャップよりも小さくなり、チ
ャネル層下部のＳｉ−Ｇｅ層（ソース近傍）に蓄積した
正孔がソース側へ引き抜かれることによって、基板浮遊
効果を抑制することができる。
【００２６】
【発明の実施の形態】本発明の実施の形態を以下に図面
を参照して説明する。
【００２７】［第１実施形態］図１は、本発明の第１実
施形態に係わるＣＭＯＳＦＥＴの構成を示す断面図であ
る。先ず、ＣＭＯＳＦＥＴのＮＭＯＳ部の構成について
説明する。Ｓｉ基板１０の内部にトランジスタのソース
又はドレインであるｎ+ 拡散層１１に挟まれてＳｉ−Ｇ
ｅ層１２が形成されている。Ｓｉ−Ｇｅ層１２の表面に
は引っ張り歪みＳｉチャネル層１３が形成されている。
ｎ+ 拡散層１１の表面に、引っ張り歪みＳｉチャネル層
１３上に開孔部を有するＳｉＯ2 絶縁層１４が形成され
ている。開孔部の底面及び側壁に沿って、ゲート絶縁膜
であるＴａ2 Ｏ5 層１５及びゲート電極の一部であるＴ
ｉＮ層１６が順次積層されている。そして、開口部内に
Ａｌゲート電極１７が埋め込み形成されている。
【００２８】次に、ＣＭＯＳＦＥＴのＰＭＯＳＦＥＴ部
の構成について説明する。Ｓｉ基板１０の表面にトラン
ジスタのソース又はドレインであるｐ+ 拡散層１８に挟
まれて圧縮歪みＳｉ−Ｇｅチャネル層１９が形成されて
いる。ｐ+ 拡散層１８の表面に、圧縮歪みＳｉ−Ｇｅチ
ャネル層１９上に開孔部を有するＳｉＯ2 絶縁層１４が
形成されている。ＳｉＯ2 絶縁層１４の開孔部の底面及
び側壁に沿って、Ｔａ 2 Ｏ5 層１５及びＴｉＮ層１６が
順次積層されている。そして、開孔部にＡｌゲート電極
１７が埋め込み形成されている。
【００２９】ここでゲート材料とチャネル材料の仕事関
数値やバンドギャップ値を図２に示した。Ｅvac は真空
レベル、Ｅc は伝導帯レベル、Ｅv は価電子帯レベル、
Ｅfはフェルミレベルのエネルギーである。Ｅvac とＥ
f のエネルギー間隔が仕事関数である。図２からわかる
ように、ＴｉＮのフェルミレベルはシリコンのバンドギ
ャップの中央付近に位置する。従って、通常のシリコシ
基板上でＴｉＮゲートを用いた場合、ＮＭＯＳ，ＰＭＯ
Ｓ両方のトランジスタのしきい値がポリシリコンゲート
を用いた場合よりも大きく（０．４〜０．５Ｖ程度だけ
大きく）なる。
【００３０】これに対して、ＮＭＯＳにおいてメタル
（Ａｌ／ＴｉＮ）ゲートと引っ張り歪みＳｉチャネル層
を採用し、ＰＭＯＳにおいてメタル（Ａｌ／ＴｉＮ）ゲ
ートと圧縮歪みＳｉ−Ｇｅチャネル層を採用すれば、Ｎ
ＭＯＳ，ＰＭＯＳともにしきい値電圧を低め（〜０．２
Ｖ程度以下）に調整しやすくなる。
【００３１】その理由を図３，４を用いて説明する。図
３，４は、図２に示した材料をゲート絶縁膜を介して接
合した場合のバンド構造を示す図である。２種の材料を
接合すると、フェルミレベルの高さが一致するように接
合界面近傍のバンドが曲がる。まずＮＭＯＳについて見
ていく。従来は図３（ａ）に示すように、ｐ型Ｓｉ上に
ｎ+ ポリシリコンゲートを形成するので、ｐ型Ｓｉのチ
ャネル層表面でのバンド曲がり量が例えば０．８ｅＶ程
度発生する。ところが、ｐ型Ｓｉ上にＴｉＮゲートを形
成すると、図３（ｂ）に示すようにチャネル層表面での
バンド曲がり量が０．３ｅＶ程度になる。したがって、
図３（ａ）の場合よりも図３（ｂ）の方がしきい値電圧
が０．５Ｖ程度上昇してしまう。これに対して、図３
（ｃ）に示すように、ｐ型引っ張り歪みＳｉチャネル層
上にＴｉＮゲートを形成すると、バンド曲がり量が０．
４６ｅＶ程度になるため、図３（ｂ）の場合よりはしき
い値を小さくすることができる。
【００３２】次に、ＰＭＯＳについて見ていく。従来は
図４（ａ）に示すように、ｎ型Ｓｉ上にｐ+ ポリシリコ
ンゲートを形成するので、ｎ型Ｓｉのチャネル層表面で
のバンド曲がり量が０．８ｅＶ程度発生する。ところ
が、ｎ型Ｓｉ上にＴｉＮゲートを形成すると、図４
（ｂ）に示すようにチャネル層表面でのバンド曲がり量
が０．５ｅＶ程度になる。したがって、図４（ａ）の場
合よりも図４（ｂ）の方がしきい値電圧が０．３〜０．
４Ｖ程度上昇してしまう。
【００３３】これに対して、図４（ｃ）に示すように、
ｎ型圧縮歪みＳｉ−Ｇｅチャネル層上にＴｉＮゲートを
形成すると、バンド曲がり量は図４（ｃ）と同じく０．
５ｅＶ程度であるが、Ｓｉ−Ｇｅのバンドギャップが
０．８ｅＶと小さいため、図４（ｂ）の場合よりもしき
い値を小さくできる（あとわずかにＳｉ−Ｇｅのバンド
を曲げてやれぱ反転層が形成される）。したがって、Ｎ
ＭＯＳに引っ張り歪みＳｉチャネル層を、ＰＭＯＳに圧
縮歪みＳｉ−Ｇｅチャネル層を採用することが低いしき
い値電圧実現のために望ましい。
【００３４】通常のＳｉチャネル層でしきい値電圧を低
く調整しようとすると、基板表面不純物濃度をかなり薄
くするか、カウンターチャネルイオン注入を行わなけれ
ばならない。即ち、ショートチャネル効果に弱い構造や
埋め込みチャネル型ＭＯＳＦＥＴ構造になってしまうこ
とが避けられない。
【００３５】通常のＳｉチャネル層でしきい値電圧を低
く調整しようとすると、基板表面不純物濃度をかなり薄
くするか、カウンターチャネルイオン注入を行わなけれ
ばならない。すなわち、ショートチャネル効果に弱い構
造や、埋め込みチャネル型ＭＯＳＦＥＴ構造になってし
まうことが避けられない。
【００３６】次に、図１に示したＣＭＯＳＦＥＴの基本
構成を適用したＣＭＯＳＦＥＴの製造工程を説明する。
図５〜１０は、本発明の第１実施形態に係わる半導体装
置の製造工程を示す工程断面図である。
【００３７】先ず、図５（ａ）に示すように、例えば面
方位（１００）の半導体シリコン基板１０に、素子分離
領域のシリコン基板１０表面に深さ２００ｎｍ程度の溝
を形成し、その内壁を薄く酸化して熱酸化層を形成した
後、例えばＴＥＯＳ系酸化膜からなる素子分離絶縁膜２
２を埋め込むことにより、トレンチ分離（ＳＴＩ：Shal
1ow Trench Iso1ation）を形成する。ここで必要であれ
ばウェルやチャネル層形成用のイオン注入を行ない、基
板表面には６ｎｍ程度の厚さの熱酸化膜２３を形成して
おく。
【００３８】次いで、図５（ｂ）に示すように、ダミー
ゲート材料として、ＬＰＣＶＤ法によりポリシリコン膜
２４及びシリコン窒化膜２５を順次どちらも１５０ｎｍ
程度積層し、ダミーゲートを形成する。次いで、図５
（ｃ）に示すように、光リソグラフィまたはＥＢ描画に
より、ゲート形成予定領域に図示されていないレジスト
パターンを形成し、レジストパターンをマスクにＲＩＥ
法を用いてゲート形成予定領域以外のシリコン窒化膜２
５及びポリシリコン膜２４をエッチング除去し、レジス
トパターンを除去する。
【００３９】次いで、図５（ｄ）に示すように、熱酸化
により、６ｎｍ程度の酸化膜２６をポリシリコン膜２４
の側面に形成する。なお、以降ではＮＭＯＳＦＥＴ部と
ＰＭＯＳＦＥＴ部とを分けて図示する。次いで、図６
（ｅ）に示すように、ＮＭＯＳ部及びＰＭＯＳ部に、そ
れぞれイオン注入によりｎ- 拡散層２７、ｐ- 拡散層２
８を形成する。ｎ- 拡散層２７の形成条件は例えばＡｓ
イオンを加速電圧１５ｋｅＶドーズ量３×１０14ｃｍ-2
程度で打ち込む。ｐ- 拡散層２８の形成条件は、例えば
Ｇｅを加速電圧１５ｋｅＶ，ドーズ量５×１０14ｃｍ-2
程度の条件でイオン注入してプリアモルファス化し、Ｂ
ａＦ2 を加速電圧１０ＫｅＶ，ドーズ量５×１０14ｃｍ
-2程度の条件でイオン注入する。なお、ＣＭＯＳを形成
するため、リソグラフィによりそれぞれの領域をレジス
トでマスクしてｎ型不純物とｐ型不純物とを打ち分け
る。
【００４０】次いで、図６（ｆ）に示すように、シリコ
ン窒化膜を７０ｎｍ程度堆積した後、全面に対してＲＩ
Ｅを行うことによって、側壁絶縁膜２９をダミーゲート
の側面部に形成する。
【００４１】次いで、図７（ｇ）に示すように、イオン
注入により高濃度のｎ+ 拡散層１１、ｐ+ 拡散層１８を
形成する。ｎ+ 拡散層１１の注入条件は、例えばＡｓイ
オンを加速電圧４５ｋｅＶドーズ量３×１０15ｃｍ-2程
度で打ち込む。ｐ+ 拡散層１８の形成条件は、ＢａＦ2
を加速電圧３５ｋｅＶ，ドーズ量４×１０15ｃｍ-2程度
でイオン注入する。ＣＭＯＳを形成するため、リソグラ
フィ技術によりレジストをマスクとしてｎ型不純物とｐ
型不純物を打ち分ける。ソース／ドレインであるｎ+ ，
ｎ- ，ｐ+ ，ｐ- 拡散層の活性化アニールは、注入直後
毎回行なっても良いし、全てのイオン注入が終了したの
ち、一度で行なっても良い。
【００４２】次いで、ＬＰＣＶＤ法によりＴＥＯＳ系酸
化膜３２を全面に３５０ｎｍ程度堆積した後（図７
（ｈ））、ＣＭＰ（Chemical Mechanical Polishing ）
法を用いてＴＥＯＳ系酸化膜３２の表面を平坦化する
（図８（ｉ））。このとき、シリコン窒化膜２５及びシ
リコン窒化膜からなる側壁絶縁膜２９がＣＭＰのストッ
パーとなる。
【００４３】次いで、図８（ｊ）に示すように、ホット
リン酸により、ダミーゲートのシリコン窒化膜２５を除
去する。このときシリコン窒化膜から構成された側壁絶
縁膜２９の上部もエッチングされるため、側壁絶縁膜２
９の高さがやや低くなる。
【００４４】さらに、図９（ｋ）に示すように、ＣＤＥ
によってダミーゲートのポリシリコン膜２４を除去した
後、ＨＦによるウエットエッチングを行なって酸化膜２
３を除去することにより、ゲート形成予定領域に開口部
３３を形成する。
【００４５】さらに、リソグラフィーを利用してＮＭＯ
Ｓ，ＰＭＯＳ各チャネル層に別々にＧｅイオン注入を行
なう。ＮＭＯＳ部では、加速電圧１００ＫｅＶ侵入深さ
Ｒp＝６０ｎｍ以下程度でＧｅイオンをやや深めに注入
してＳｉ−Ｇｅ層１２を形成することによって、基板表
面に引っ張り歪みＳｉチャネル層１３が形成されるよう
にする。一方、ＰＭＯＳ部は、加速電圧４５ＫｅＶ侵入
深さＲp ＝３０ｎｍ以下程度でＧｅイオンを浅めに注入
することにより、基板表面にＳｉ−Ｇｅチャネル層１９
が形成されるようにする。このように、ＮＭＯＳチャネ
ル層、ＰＭＯＳチャネル層の作り分けを容易に行うこと
ができる。なお、イオン注入を行ったときのＧｅの最大
濃度が１×１０22ｃｍ-3（２０atoms%）程度とするが、
もっとＧｅの組成比を増加させても良い。
【００４６】なお、引っ張り歪みＳｉチャネル層１３の
厚さは、チャネル反転層の厚さが２ｎｍ程度なので、２
０ｎｍ以下であることが好ましい。また、Ｓｉ−Ｇｅ層
１２，１９の厚さは、３０，４０ｎｍ程度から２，３μ
ｍまで幅広い範囲に設定することができる。なお、スト
レスを緩和させるためには、Ｇｅの組成比を変化させつ
つ、Ｓｉ−Ｇｅ層の厚さとして２，３μｍ確保すること
が好ましい。
【００４７】次いで、ゲート絶縁膜及びゲート電極の形
成を行うが、すでにソース／ドレインを（活性化を含め
て）形成してあり、基本的にこの後には６００℃以上の
高温工程がないため、ミスフイット転位やＧｅのＳｅｇ
ｒｅｇａｔｉｏｎが発生せず、ゲート耐圧が向上する。
さらに、後工程が低温化するために、ゲート絶縁膜には
Ｔａ2 Ｏ5 膜，ＴｉＯ2 膜や（Ｂａ，Ｓｒ）ＴｉＯ3 な
どの高誘電体膜や強誘電体膜を使用することができ、ゲ
ート電極にはメタル材料を使用することができる。ゲー
ト絶縁膜に高誘電体膜や強誘電体膜を使用した場合に
は、用いたゲート絶縁膜に応じてゲート電極材料を選ぶ
必要があり、ＴｉＮ，Ａｌ、Ｗ，Ｒｕ等が使用可能とな
る。
【００４８】なお、ゲート絶縁膜とゲート電極材料の間
にはバリアメタルとしてＴｉＮやＷＮ等の形成を行なう
ことが望ましい。バリアメタルは、Ａｌ電極からＡｌが
ゲート絶縁膜中へ拡散するのを防止するバリアであり、
厚さは５〜１０ｎｍである。ここでは、ゲート絶縁膜に
Ｔａ2 Ｏ5 膜、ゲート電極にスパッタ法で形成されたア
ルミニウム／ＣＶＤ法で形成されたＴｉＮを用いた場合
の製造方法を以下に示す。
【００４９】ゲート絶縁膜の形成は次の用にして行う。
例えば、基板１０表面に酸素ラジカルを照射しＳｉＯ2
層を０．２〜０．３ｎｍ程度形成し（図示せず）、引き
続きアンモニア、シラン等を用いてＣＶＤ法でＳｉＮ層
を１．２ｎｍ程度堆積形成する（図示せず）。なお、
１．２ｎｍのＳｉＮ層の酸化膜換算膜厚は０．６ｎｍ程
度であり、その誘電率は７．５程度である。そして、図
９（ｌ）に示すように、図示されていないＳｉＮ層上に
ＣＶＤ法によりＴａ2 Ｏ5 膜１５を５ｎｍ程度形成す
る。なお、５ｎｍ程度のＴａ2 Ｏ5 膜１５の酸化膜換算
膜厚は１ｎｍ程度であり、その誘電率は２０程度であ
る。このようにすれば、ゲート絶縁膜厚は酸化膜換算膜
厚で、２ｎｍ以下となる。
【００５０】また、ゲート絶縁膜の別の形成方法として
は、まず１ｎｍ程度の熱酸化ＳｉＯ 2 膜を形成し、この
表面を窒素ラジカルを使って低温（６００℃以下）で窒
化（Ｎ2 プラズマ窒化）してもよい。ＳｉＮ層が１．４
ｎｍ（酸化膜換算膜厚で０．７ｎｍ）程度形成される
と、ＳｉＯ2 層は０．３ｎｍ程度となる。その上にＣＶ
Ｄ法によりＴａ2 Ｏ5 膜１５を５ｎｍ（酸化膜換算膜厚
で１ｎｍ）程度形成すれば、ゲート絶縁膜厚は酸化膜換
算膜厚で２ｎｍ以下となる。
【００５１】次にゲート電極としてバリアメタルであり
ゲート電極の一部となるＴｉＮ層１６とＡｌゲート電極
１７をそれぞれ１０ｎｍ，２５０ｎｍ程度堆積し、ＣＭ
Ｐによりエッチバック平坦化する（図１０（ｍ））。こ
れでメタル（Ａｌ／ＴｉＮ）ゲートの加工が終了する。
【００５２】この後は通常のＬＳＩ製造プロセスと同様
で、プラズマＴＥＯＳ膜からなる層間絶縁膜３７をＣＶ
Ｄにより形成した後、コンタクトホールを形成し、上層
配線のアルミニウム配線３８を形成する（図１０
（ｎ））。
【００５３】以上のように、本発明によれば、ＮＭＯ
Ｓ，ＰＭＯＳ両方が低いしきい値電圧で、高移動度、高
ゲート耐圧のメタル（ＴｉＮ）ゲートＣＭＯＳトランジ
スタを簡単な製造プロセスで実現できるようになる。
【００５４】［第２実施形態］本実施形態では、基本構
成は第１実施形態と同様であるが一部の構成及び製造方
法が異なるＣＭＯＳＦＥＴについて説明する。
【００５５】図１１は、本発明の第２実施形態に係わる
ＣＭＯＳＦＥＴの構成を示す断面図である。図１１にお
いて、図１と同一な部分には同一符号を伏し、その詳細
な説明を省略する。
【００５６】Ｓｉ半導体基板１０上のＣＭＯＳＦＥＴに
おいて、ゲート電極にメタル材料（Ａｌ／ＴｉＮ）を用
い、基板１０の表面領域全面にＳｉ−Ｇｅ層７０を形成
している。ＮＭＯＳのチャネル層にはＳｉ−Ｇｅ層７０
上に形成された引っ張り歪みＳｉチャネル層６９を、Ｐ
ＭＯＳのチャネル層にはＳｉ−Ｇｅ層（圧縮応力下）７
０を用いている。
【００５７】上記のＣＭＯＳＦＥＴの基本構成を適用し
たＣＭＯＳＦＥＴの製造工程を図１２〜１２を用いて説
明する。図１２〜１４は、本発明の第２実施形態に係わ
るＣＭＯＳＦＥＴの製造工程を示す工程断面図である。
工程順に説明を行なうが、途中（図８（ｉ））までは第
１実施形態と同様なのでそれ以降の工程について説明を
行なう。ただし、本実施形態では、第１実施形態と異な
り、基板表面全面にＳｉ−Ｇｅ層７０（たとえば厚さ３
０ｎｍ）がエピタキシャル成長された半導体シリコン基
板１０を用いている。Ｓｉ−Ｇｅ層７０は、水素雰囲気
中で８００〜９００℃でアニールしてＳｉ基板表面の自
然酸化膜を除去する前処理を行った後、Ｓｉのソースガ
スとしてＳｉＨ4 ，Ｓｉ2 Ｈ6 ，Ｓｉ3 Ｈ８ 等を、Ｇ
ｅのソースガスとしてＧｅＦ4 ，ＧｅＨ4 等を用いてエ
ピタキシャル成長させて形成する。
【００５８】さて、図１２（ａ）は、ダミーゲートのシ
リコン窒化膜１５を除去した後の断面図である。次い
で、図１２（ｂ）に示すように、ＣＤＥによってダミー
ゲートのポリシリコン膜２４を除去し、ゲート形成予定
領域に開口部３３を形成する。そして、リソグラフィー
等を利用してＮＭＯＳ領域のみＨＦによるウェットエッ
チングを行なって酸化膜２３を除去し、露出したＳｉ−
Ｇｅ層７０の表面にＳｉをエピタキシャル成長させる。
この工程で、ＮＭＯＳチャネル層のみ、Ｓｉ−Ｇｅ層７
０上に引っ張り歪みＳｉチャネル層６９が形成される。
このように、ＮＭＯＳチャネル層（引っ張り歪みＳｉチ
ャネル層）、ＰＭＯＳチャネル層（Ｓｉ−Ｇｅ）の作り
分けが容易である。
【００５９】ところで、ゲートとソース／ドレイン間に
オフセットが生じないようにするため、ｎ- 拡散層２７
が引っ張り歪みＳｉチャネル層６９中に延在しているこ
とが望ましい。すなわち、引っ張り歪みＳｉチャネル層
６９の両端がｎ型不純物が導入されたｎ- 拡散層７１と
なっていることが望ましい。このような構造は熱工程や
不純物ドーピング工程を最適設計することで形成可能で
ある。なお、ｎ- 拡散層７１の不純物濃度は、１×１０
20ｃｍ-3程度である。
【００６０】続いて、ＰＭＯＳ部の酸化膜２３も除去し
た後、ゲート絶縁膜およびゲート電極を形成するが、す
でにソース／ドレインを（活性化を含めて）形成してあ
り、基本的にこの後には６００℃以上の高温工程がない
ため、ミスフイット転位やＧｅのＳｅｇｒｅｇａｔｉｏ
ｎが発生せず、ゲート耐圧が向上する。さらに、後工程
が低温化するために、ゲート絶縁膜にはＴａ2 Ｏ5 膜や
（Ｂａ，Ｓｒ）ＴｉＯ 3 などの高誘電体膜や強誘電体膜
を使用することができ、ゲート電極にはメタル材料を使
用することができる。なお、ゲート電極の材料選択及び
形成方法は第１実施形態と同様である。
【００６１】続いて、第１実施形態と同様に、ゲート電
極としてバリアメタルＴｉＮ６５とアルミニウム６６を
それぞれ１０ｎｍ，２５０ｎｍ程度順次堆積し（図１３
（ｃ））、ＣＭＰによりエッチバック平坦化する（図１
３（ｄ））。これでメタル（Ａｌ／ＴｉＮ）ゲートの加
工が終了する。
【００６２】ここでゲート材料とチャネル材料の仕事関
数値やバンドギャップ値（図２）から明らかなように、
メタル（Ａｌ／ＴｉＮ）ゲートとＳｔｒａｉｎｅｄ−Ｓ
ｉチャネル層（ＮＭＯＳ）、Ｓｉ−Ｇｅチャネル層（Ｐ
ＭＯＳ）を組み合わせたことにより、ＮＭＯＳ，ＰＭＯ
Ｓ両方ともしきい値電圧を低め（〜０．２Ｖ程度）に調
整しやすくなっている。通常のＳｉチャネル層で低しき
い値を実現しようとすると基板表面不純物濃度をかなり
薄くするか、カウンターチャネルイオン注入を行なわな
ければならない。すなわち、ショートチャネル効果に弱
い構造や埋め込みチャネル型ＭＯＳＦＥＴ構造になって
しまうことが避けられない。
【００６３】この後は通常の製造プロセスと同様で、層
間絶縁膜のプラズマＴＥＯＳ３７をＣＶＤにより形成
し、コンタクトホールを形成し、上層配線のアルミニウ
ム３８を形成する（図１４（ｅ））。
【００６４】以上のように、本発明によれば、ＮＭＯ
Ｓ，ＰＭＯＳ両方が低いしきい値電圧で、高移動度、高
ゲート耐圧のメタル（ＴｉＮ）ゲートＣＭＯＳトランジ
スタを簡単な製造プロセスで実現できるようになる。
【００６５】［第３実施形態］図１５（ａ）は、本発明
の第３実施形態に係わるＣＭＯＳＦＥＴの構成を示す断
面図である。ＳＯＩ基板８０上のＮＭＯＳＦＥＴにおい
て、ゲート電極にメタル材料（Ａｌ１７／ＴｉＮ１６）
を用いている。ＳＯＩ基板８０は、Ｓｉ支持基板８１
と、ＳｉＯ2 層８２と、単結晶Ｓｉ層８３から構成され
ている。単結晶Ｓｉ層８３の表面にはＳｉ−Ｇｅ層８
４，８５，８６が形成されている。Ｓｉ−Ｇｅ層８６の
表面にはエピタキシャル成長によって形成され、ＦＥＴ
のチャネル層となる引っ張り歪みＳｉチャネル層８７が
形成されている。
【００６６】さらに本実施例で特徴的なことは、ソース
領域であるＳｉ−Ｇｅ層８４のＧｅ濃度が、チャネル層
（引っ張り歪みＳｉチャネル層８７）下部のＳｉ−Ｇｅ
層８６中のＧｅ濃度よりも大きいことである（このよう
な構造は容易に形成可能である。例えば、ダミーゲート
をマスクに高濃度のＧｅをソース領域ヘイオン注入して
やればよい）。
【００６７】チャネル層下部とソース領域のＧｅ濃度を
変化させることにより、ＳＯＩ基板でしばしば問題とな
る基板浮遊効果を防止することができる。なぜならば、
ソース側のバンドギャップがチャネル層側のバンドギャ
ップよりも小さくなり、チャネル層下部のＳｉ−Ｇｅ層
（ソース近傍）に蓄積した正孔がソース側へ引き抜かれ
るからである。
【００６８】図１５（ｂ）に典型的なＳｉ−Ｇｅ層のバ
ンド構造を示した。ソース／ドレイン領域のＧｅ濃度が
３０％、チャネル層下部のＳｉ−Ｇｅ層中のＧｅ濃度が
１５％の場合、各領域のバンドギャップがそれぞれ０．
８，０．９ｅＶとなり、基板浮遊効果を防止しつつチャ
ネル層にＳｉ−Ｇｅ層を用いることができる。
【００６９】なお、本発明は、上記実施形態に限定され
るものではない。例えば、ゲート電極として、ＴｉＮ／
Ａｌの積層構造を用いたがこれらの材料に限定されるの
ものもなく、また積層構造に限定されない。
【００７０】その他、本発明は、その要旨を逸脱しない
範囲で、種々変形して実施することが可能である。
【００７１】
【発明の効果】以上説明したように本発明によれば、ゲ
ート電極を金属材料で構成し、且つＮＭＯＳＦＥＴのチ
ャネル層のＧｅ濃度をＰＭＯＳＦＥＴより薄くすること
で、ＮＭＯＳＦＥＴ，ＰＭＯＳＦＥＴ両方が低いしきい
値電圧で、高移動度、高ゲート耐圧のＣＭＯＳＦＥＴを
提供することができる。
【図面の簡単な説明】
【図１】第１実施形態に係わるＣＭＯＳＦＥＴの構成を
示す断面図。
【図２】本発明を説明するための、ゲート材料とチャネ
ル材料の仕事関数値やバンドギャップ値を示すバンドダ
イアグラム図。
【図３】図２に示した材料をゲート絶縁膜を介して接合
した場合のバンド構造を示す図。
【図４】図２に示した材料をゲート絶縁膜を介して接合
した場合のバンド構造を示す図。
【図５】第１実施形態に係わるＣＭＯＳＦＥＴの製造工
程を示す工程断面図。
【図６】第１実施形態に係わるＣＭＯＳＦＥＴの製造工
程を示す工程断面図。
【図７】第１実施形態に係わるＣＭＯＳＦＥＴの製造工
程を示す工程断面図。
【図８】第１実施形態に係わるＣＭＯＳＦＥＴの製造工
程を示す工程断面図。
【図９】第１実施形態に係わるＣＭＯＳＦＥＴの製造工
程を示す工程断面図。
【図１０】第１実施形態に係わるＣＭＯＳＦＥＴの製造
工程を示す工程断面図。
【図１１】第２実施形態に係わるＣＭＯＳＦＥＴの構成
を示す断面図。
【図１２】第２実施形態に係わるＣＭＯＳＦＥＴの製造
工程を示す工程断面図。
【図１３】第２実施形態に係わるＣＭＯＳＦＥＴの製造
工程を示す工程断面図。
【図１４】第２実施形態に係わるＣＭＯＳＦＥＴの製造
工程を示す工程断面図。
【図１５】第３実施形態に係わるＦＥＴの構成を示す図
及びＳｉ−Ｇｅ層のバンド構造を示す図。
【符号の説明】
１０…Ｓｉ基板 １１…ｎ+ 拡散層 １２…Ｓｉ−Ｇｅ層 １３…引っ張り歪みＳｉチャネル層 １４…ＳｉＯ2 拡散層 １５…Ｔａ2 Ｏ5 層 １６…ＴｉＮ層 １７…Ａｌゲート電極 １８…ｐ+ 拡散層 １９…Ｓｉ−Ｇｅチャネル層 ２２…素子分離絶縁膜 ２３…シリコン酸化膜 ２４…ポリシリコン膜 ２５…シリコン窒化膜 ２６…シリコン酸化膜 ２７…ｎ- 拡散層 ２８…ｐ- 拡散層 ２９…シリコン窒化膜 ３２…ＴＥＯＳ系酸化膜 ３３…開口部 ３７…第２の層間絶縁膜 ３８…アルミニウム配線 ６９…引っ張り歪みＳｉチャネル層 ７０…Ｓｉ−Ｇｅ層 ７１…ｎ- 拡散層 ８０…ＳＯＩ基板 ８１…Ｓｉ層 ８２…絶縁層 ８３…単結晶Ｓｉ層 ８４，８５，８６…Ｓｉ−Ｇｅ層 ８７…引っ張り歪みＳｉチャネル層 ８８…層間絶縁膜
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F040 DA06 DA19 DB03 DC01 EB12 EC01 EC04 ED01 ED03 EE05 EF09 EK05 FA02 FA07 FB05 FC05 5F048 AA07 AC03 BA16 BB04 BB09 BB11 BB12 BB14 BC15 BD00 BD04 BG13 DA27 5F110 AA08 AA12 AA15 CC02 DD05 DD13 EE02 EE03 EE14 EE32 EE42 FF01 FF03 FF09 GG02 GG03 GG06 GG12 GG32 GG42 GG52 HJ01 HJ13 HK09 HK10 HL03 NN62

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】シリコン基板にＮＭＯＳＦＥＴとＰＭＯＳ
    ＦＥＴとが形成された半導体装置において、 前記ＮＭＯＳＦＥＴ及びＰＭＯＳＦＥＴのゲート電極は
    金属材料で構成され、 前記ＮＭＯＳＦＥＴ及びＰＭＯＳＦＥＴの各チャネル層
    の表面領域の少なくとも一部にＳｉ−Ｇｅ層が形成さ
    れ、前記ＮＭＯＳＦＥＴのチャネル層のＧｅ濃度が前記
    ＰＭＯＳＦＥＴのチャネル層のＧｅ濃度よりも低いこと
    を特徴とする半導体装置。
  2. 【請求項２】前記ＮＭＯＳＦＥＴのチャネル層にはＳｉ
    −Ｇｅ層上の引っ張り歪みＳｉ層が用いられ、前記ＰＭ
    ＯＳＦＥＴのチャネル層にはＳｉ−Ｇｅ層が用いられて
    いることを特徴とする請求項１に記載の半導体装置。
  3. 【請求項３】シリコン基板にＮＭＯＳＦＥＴが形成され
    た半導体装置において、 前記ＮＭＯＳＦＥＴのゲート電極は金属材料で構成さ
    れ、チャネル層にＳｉ−Ｇｅ層上の引っ張り歪みＳｉ層
    が用いられていることを特徴とする半導体装置。
  4. 【請求項４】前記シリコン基板がＳＯＩ基板であり、前
    記ＭＯＳＦＥＴのチャネル層のＧｅ濃度は前記ＭＯＳＦ
    ＥＴのソースのＧｅ濃度よりも低いことを特徴とする請
    求項１又は３に記載の半導体装置。
  5. 【請求項５】シリコン基板上に形成されたＮＭＯＳＦＥ
    ＴとＰＭＯＳＦＥＴのそれぞれのゲート形成領域に、ダ
    ミーゲートを形成する工程と、 前記ダミーゲートをマスクにＰＭＯＳＦＥＴ部とＮＭＯ
    ＳＦＥＴ部の基板表面にそれぞれ選択的に不純物を注入
    し、加熱することで拡散層を形成する工程と、 前記シリコン基板上に前記ダミーゲートより厚く、絶縁
    膜を形成する工程と、 前記絶縁膜の表面を平坦化すると共に、前記ダミーゲー
    トを露出させる工程と、 前記ダミーゲートを除去し、底部にシリコン基板が露出
    する開口部を前記絶縁膜に形成する工程と、 前記ＮＭＯＳＦＥＴ部側の前記開口部に露出する前記シ
    リコン基板に選択的にＧｅを注入して該基板の表面を除
    いた領域に第１のＳｉ−Ｇｅ層を形成することにより第
    １のＳｉ−Ｇｅ層上に引っ張り歪みＳｉ層を形成し、 前記ＰＭＯＳＦＥＴ部側の前記開口部に露出する前記シ
    リコン基板に選択的にＧｅを注入して該基板の表面に第
    ２のＳｉ−Ｇｅ層を形成する工程と、 前記露出するシリコン基板上にゲート絶縁膜を形成する
    工程と、 前記開口部内に金属材料からなるゲート電極を形成する
    工程とを含むことを特徴とする半導体装置の製造方法。
  6. 【請求項６】表面にＳｉ−Ｇｅ層を有するシリコン基板
    上に、ダミーゲートを形成する工程と、 前記ダミーゲートをマスクにＰＭＯＳＦＥＴ部とＮＭＯ
    ＳＦＥＴ部の基板表面にそれぞれ選択的に不純物を注入
    し、加熱することでトランジスタのソースドレインとな
    る拡散層を形成する工程と、 前記シリコン基板上の前記ダミーゲートを覆うように、
    絶縁膜を形成する工程と、 前記絶縁膜の表面を除去すると共に、前記ダミーゲート
    を露出させる工程と、 前記ダミーゲートを除去し、底部にシリコン基板が露出
    する開口部を前記絶縁膜に形成する工程と、 前記ＮＭＯＳＦＥＴ部側の前記開口部に露出する前記Ｓ
    ｉ−Ｇｅ層上に選択的にシリコン層を形成する工程と、 前記開口部の底部にゲート絶縁膜を形成する工程と、 前記開口部内に金属材料からなるゲート電極を形成する
    工程とを含むことを特徴とする半導体装置の製造方法。
JP11042729A 1999-02-22 1999-02-22 半導体装置及びその製造方法 Pending JP2000243854A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP11042729A JP2000243854A (ja) 1999-02-22 1999-02-22 半導体装置及びその製造方法
US09/510,239 US6310367B1 (en) 1999-02-22 2000-02-22 MOS transistor having a tensile-strained SI layer and a compressive-strained SI-GE layer
US09/907,952 US6815279B2 (en) 1999-02-22 2001-07-19 Manufacturing method of CMOS devices

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP11042729A JP2000243854A (ja) 1999-02-22 1999-02-22 半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
JP2000243854A true JP2000243854A (ja) 2000-09-08

Family

ID=12644155

Family Applications (1)

Application Number Title Priority Date Filing Date
JP11042729A Pending JP2000243854A (ja) 1999-02-22 1999-02-22 半導体装置及びその製造方法

Country Status (2)

Country Link
US (2) US6310367B1 (ja)
JP (1) JP2000243854A (ja)

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100372639B1 (ko) * 2000-06-21 2003-02-17 주식회사 하이닉스반도체 모스팻 소자의 제조방법
US6982465B2 (en) 2000-12-08 2006-01-03 Renesas Technology Corp. Semiconductor device with CMOS-field-effect transistors having improved drain current characteristics
US7109568B2 (en) 2002-08-26 2006-09-19 Hitachi, Ltd. Semiconductor device including n-channel fets and p-channel fets with improved drain current characteristics
US7170110B2 (en) 2001-04-03 2007-01-30 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same
US7326599B2 (en) 2002-10-22 2008-02-05 Amberwave Systems Corporation Gate material for semiconductor device fabrication
JPWO2006030505A1 (ja) * 2004-09-16 2008-05-08 富士通株式会社 Ｍｏｓ型電界効果トランジスタ及びその製造方法
JP2009164617A (ja) * 2001-09-21 2009-07-23 Amberwave Systems Corp 画定された不純物勾配を有するひずみ材料層を使用する半導体構造、およびその構造を製作するための方法。
JP2010505274A (ja) * 2006-09-29 2010-02-18 東京エレクトロン株式会社 歪みゲルマニウム含有層を有するデバイスのためのｕｖ支援による誘電層形成
JP2010199610A (ja) * 2010-04-28 2010-09-09 Panasonic Corp 高誘電率ゲート絶縁膜を備えた電界効果トランジスタを有する半導体装置及びその製造方法
US9761722B1 (en) 2016-06-24 2017-09-12 International Business Machines Corporation Isolation of bulk FET devices with embedded stressors
US20220157966A1 (en) * 2020-11-13 2022-05-19 Sandisk Technologies Llc Ferroelectric field effect transistors having enhanced memory window and methods of making the same

Families Citing this family (106)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6607950B2 (en) * 2000-03-30 2003-08-19 Interuniversitair Microelektronic Centrum (Imec) MIS transistors with a metal gate and high-k dielectric and method of forming
JP2001358233A (ja) * 2000-06-15 2001-12-26 Hitachi Ltd 半導体集積回路装置および半導体集積回路装置の製造方法
US6743680B1 (en) 2000-06-22 2004-06-01 Advanced Micro Devices, Inc. Process for manufacturing transistors having silicon/germanium channel regions
KR100372641B1 (ko) * 2000-06-29 2003-02-17 주식회사 하이닉스반도체 다마신 공정을 이용한 반도체 소자의 제조방법
US7163864B1 (en) * 2000-10-18 2007-01-16 International Business Machines Corporation Method of fabricating semiconductor side wall fin
US6544854B1 (en) * 2000-11-28 2003-04-08 Lsi Logic Corporation Silicon germanium CMOS channel
JP2002208592A (ja) * 2001-01-09 2002-07-26 Sharp Corp 絶縁膜の形成方法、半導体装置、製造装置
JP4358998B2 (ja) * 2001-02-01 2009-11-04 株式会社日立製作所 薄膜トランジスタ装置およびその製造方法
US6383874B1 (en) * 2001-03-07 2002-05-07 Advanced Micro Devices, Inc. In-situ stack for high volume production of isolation regions
US6709935B1 (en) * 2001-03-26 2004-03-23 Advanced Micro Devices, Inc. Method of locally forming a silicon/geranium channel layer
US6603156B2 (en) * 2001-03-31 2003-08-05 International Business Machines Corporation Strained silicon on insulator structures
US7301180B2 (en) * 2001-06-18 2007-11-27 Massachusetts Institute Of Technology Structure and method for a high-speed semiconductor device having a Ge channel layer
US6621131B2 (en) 2001-11-01 2003-09-16 Intel Corporation Semiconductor transistor having a stressed channel
JP2003179157A (ja) * 2001-12-10 2003-06-27 Nec Corp Ｍｏｓ型半導体装置
US6806151B2 (en) * 2001-12-14 2004-10-19 Texas Instruments Incorporated Methods and apparatus for inducing stress in a semiconductor device
US6620664B2 (en) * 2002-02-07 2003-09-16 Sharp Laboratories Of America, Inc. Silicon-germanium MOSFET with deposited gate dielectric and metal gate electrode and method for making the same
DE10214066B4 (de) * 2002-03-28 2007-02-01 Advanced Micro Devices, Inc., Sunnyvale Halbleiterbauelement mit retrogradem Dotierprofil in einem Kanalgebiet und Verfahren zur Herstellung desselben
JP4597531B2 (ja) * 2002-03-28 2010-12-15 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド チャネル領域のドーパント分布がレトログレードな半導体デバイスおよびそのような半導体デバイスの製造方法
GB0209739D0 (en) * 2002-04-29 2002-06-05 Univ Newcastle Semiconductor device having strained silicon and silicon-germanium alloy layers
US6642106B1 (en) * 2002-05-31 2003-11-04 Advanced Micro Devices, Inc. Method for increasing core gain in flash memory device using strained silicon
AU2003238963A1 (en) * 2002-06-07 2003-12-22 Amberwave Systems Corporation Semiconductor devices having strained dual channel layers
US6680496B1 (en) * 2002-07-08 2004-01-20 Amberwave Systems Corp. Back-biasing to populate strained layer quantum wells
JP2004186452A (ja) 2002-12-04 2004-07-02 Renesas Technology Corp 不揮発性半導体記憶装置およびその製造方法
US6734527B1 (en) * 2002-12-12 2004-05-11 Advanced Micro Devices, Inc. CMOS devices with balanced drive currents based on SiGe
US6963078B2 (en) * 2003-03-15 2005-11-08 International Business Machines Corporation Dual strain-state SiGe layers for microelectronics
JP2004296491A (ja) * 2003-03-25 2004-10-21 Sanyo Electric Co Ltd 半導体装置
CN1301556C (zh) * 2003-03-31 2007-02-21 台湾积体电路制造股份有限公司 Cmos组件及其制造方法
US7081395B2 (en) * 2003-05-23 2006-07-25 Taiwan Semiconductor Manufacturing Co., Ltd. Silicon strain engineering accomplished via use of specific shallow trench isolation fill materials
US7087473B2 (en) * 2003-06-13 2006-08-08 Matsushita Electric Industrial Co., Ltd. Method of forming conventional complementary MOS transistors and complementary heterojunction MOS transistors on common substrate
US7456476B2 (en) 2003-06-27 2008-11-25 Intel Corporation Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication
US6909151B2 (en) 2003-06-27 2005-06-21 Intel Corporation Nonplanar device with stress incorporation layer and method of fabrication
US7342289B2 (en) * 2003-08-08 2008-03-11 Taiwan Semiconductor Manufacturing Co., Ltd Strained silicon MOS devices
US6916694B2 (en) * 2003-08-28 2005-07-12 International Business Machines Corporation Strained silicon-channel MOSFET using a damascene gate process
US20050070070A1 (en) * 2003-09-29 2005-03-31 International Business Machines Method of forming strained silicon on insulator
JP2005150217A (ja) * 2003-11-12 2005-06-09 Fujitsu Ltd 半導体装置及びその製造方法
US6949482B2 (en) * 2003-12-08 2005-09-27 Intel Corporation Method for improving transistor performance through reducing the salicide interface resistance
US7662689B2 (en) * 2003-12-23 2010-02-16 Intel Corporation Strained transistor integration for CMOS
US20050145893A1 (en) * 2003-12-29 2005-07-07 Doczy Mark L. Methods for fabricating metal gate structures
US7033869B1 (en) * 2004-01-13 2006-04-25 Advanced Micro Devices Strained silicon semiconductor on insulator MOSFET
US7351994B2 (en) * 2004-01-21 2008-04-01 Taiwan Semiconductor Manufacturing Company Noble high-k device
US7154118B2 (en) 2004-03-31 2006-12-26 Intel Corporation Bulk non-planar transistor having strained enhanced mobility and methods of fabrication
US20050274978A1 (en) * 2004-05-27 2005-12-15 Antoniadis Dimitri A Single metal gate material CMOS using strained si-silicon germanium heterojunction layered substrate
US20050275018A1 (en) * 2004-06-10 2005-12-15 Suresh Venkatesan Semiconductor device with multiple semiconductor layers
US7268065B2 (en) * 2004-06-18 2007-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of manufacturing metal-silicide features
US7244958B2 (en) * 2004-06-24 2007-07-17 International Business Machines Corporation Integration of strained Ge into advanced CMOS technology
US7042009B2 (en) 2004-06-30 2006-05-09 Intel Corporation High mobility tri-gate devices and methods of fabrication
DE102004035108B4 (de) * 2004-07-20 2010-07-15 Qimonda Ag Verfahren zum selbstjustierenden Herstellen eines Transistors mit U-förmigem Gate sowie Auswahltransistor für eine Speicherzelle
US7348284B2 (en) 2004-08-10 2008-03-25 Intel Corporation Non-planar pMOS structure with a strained channel region and an integrated strained CMOS flow
US7279430B2 (en) * 2004-08-17 2007-10-09 Taiwan Semiconductor Manufacturing Company, Ltd. Process for fabricating a strained channel MOSFET device
US7422946B2 (en) 2004-09-29 2008-09-09 Intel Corporation Independently accessed double-gate and tri-gate transistors in same process flow
US20060086977A1 (en) 2004-10-25 2006-04-27 Uday Shah Nonplanar device with thinned lower body portion and method of fabrication
DE102004052617B4 (de) * 2004-10-29 2010-08-05 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung eines Halbleiterbauelements und Halbleiterbauelement mit Halbleitergebieten, die unterschiedlich verformte Kanalgebiete aufweisen
US20060166417A1 (en) * 2005-01-27 2006-07-27 International Business Machines Corporation Transistor having high mobility channel and methods
US7518196B2 (en) 2005-02-23 2009-04-14 Intel Corporation Field effect transistor with narrow bandgap source and drain regions and method of fabrication
US20060202266A1 (en) 2005-03-14 2006-09-14 Marko Radosavljevic Field effect transistor with metal source/drain regions
US7332443B2 (en) * 2005-03-18 2008-02-19 Infineon Technologies Ag Method for fabricating a semiconductor device
US7214630B1 (en) 2005-05-06 2007-05-08 Novellus Systems, Inc. PMOS transistor with compressive dielectric capping layer
US20060267113A1 (en) * 2005-05-27 2006-11-30 Tobin Philip J Semiconductor device structure and method therefor
US7601404B2 (en) * 2005-06-09 2009-10-13 United Microelectronics Corp. Method for switching decoupled plasma nitridation processes of different doses
US7858481B2 (en) 2005-06-15 2010-12-28 Intel Corporation Method for fabricating transistor with thinned channel
US7528028B2 (en) * 2005-06-17 2009-05-05 Taiwan Semiconductor Manufacturing Company, Ltd. Super anneal for process induced strain modulation
US7547637B2 (en) 2005-06-21 2009-06-16 Intel Corporation Methods for patterning a semiconductor film
US20060292762A1 (en) * 2005-06-22 2006-12-28 Epion Corporation Replacement gate field effect transistor with germanium or SiGe channel and manufacturing method for same using gas-cluster ion irradiation
US7279375B2 (en) 2005-06-30 2007-10-09 Intel Corporation Block contact architectures for nanoscale channel transistors
US7402875B2 (en) 2005-08-17 2008-07-22 Intel Corporation Lateral undercut of metal gate in SOI device
US7867845B2 (en) * 2005-09-01 2011-01-11 Micron Technology, Inc. Transistor gate forming methods and transistor structures
US7479421B2 (en) 2005-09-28 2009-01-20 Intel Corporation Process for integrating planar and non-planar CMOS transistors on a bulk substrate and article made thereby
US20070090416A1 (en) 2005-09-28 2007-04-26 Doyle Brian S CMOS devices with a single work function gate electrode and method of fabrication
JP2007103842A (ja) * 2005-10-07 2007-04-19 Toshiba Corp 半導体装置
US7420202B2 (en) 2005-11-08 2008-09-02 Freescale Semiconductor, Inc. Electronic device including a transistor structure having an active region adjacent to a stressor layer and a process for forming the electronic device
US7485503B2 (en) 2005-11-30 2009-02-03 Intel Corporation Dielectric interface for group III-V semiconductor device
US8183556B2 (en) 2005-12-15 2012-05-22 Intel Corporation Extreme high mobility CMOS logic
JP2007220808A (ja) * 2006-02-15 2007-08-30 Toshiba Corp 半導体装置及びその製造方法
US20070281405A1 (en) * 2006-06-02 2007-12-06 International Business Machines Corporation Methods of stressing transistor channel with replaced gate and related structures
US8143646B2 (en) 2006-08-02 2012-03-27 Intel Corporation Stacking fault and twin blocking barrier for integrating III-V on Si
US7629273B2 (en) * 2006-09-19 2009-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method for modulating stresses of a contact etch stop layer
US8569858B2 (en) 2006-12-20 2013-10-29 Freescale Semiconductor, Inc. Semiconductor device including an active region and two layers having different stress characteristics
US7843011B2 (en) * 2007-01-31 2010-11-30 Freescale Semiconductor, Inc. Electronic device including insulating layers having different strains
US20080272395A1 (en) * 2007-05-03 2008-11-06 Dsm Solutions, Inc. Enhanced hole mobility p-type jfet and fabrication method therefor
DE102008006961A1 (de) * 2008-01-31 2009-08-27 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Erzeugen eines verformten Kanalgebiets in einem Transistor durch eine tiefe Implantation einer verformungsinduzierenden Sorte unter das Kanalgebiet
US7524740B1 (en) 2008-04-24 2009-04-28 International Business Machines Corporation Localized strain relaxation for strained Si directly on insulator
JP6053250B2 (ja) * 2008-06-12 2016-12-27 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
US8362566B2 (en) 2008-06-23 2013-01-29 Intel Corporation Stress in trigate devices using complimentary gate fill materials
US8680629B2 (en) * 2009-06-03 2014-03-25 International Business Machines Corporation Control of flatband voltages and threshold voltages in high-k metal gate stacks and structures for CMOS devices
JP5434365B2 (ja) * 2009-08-24 2014-03-05 ソニー株式会社 半導体装置及びその製造方法
US9245805B2 (en) * 2009-09-24 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs with metal gates and stressors
US8274116B2 (en) 2009-11-16 2012-09-25 International Business Machines Corporation Control of threshold voltages in high-k metal gate stack and structures for CMOS devices
US8436404B2 (en) 2009-12-30 2013-05-07 Intel Corporation Self-aligned contacts
CN102347235B (zh) * 2010-08-04 2014-02-12 中国科学院微电子研究所 应变半导体沟道形成方法和半导体器件
US8575654B2 (en) 2010-08-04 2013-11-05 Institute of Microelectronics, Chinese Academy of Sciences Method of forming strained semiconductor channel and semiconductor device
US8461034B2 (en) * 2010-10-20 2013-06-11 International Business Machines Corporation Localized implant into active region for enhanced stress
CN102779753B (zh) * 2011-05-12 2015-05-06 中芯国际集成电路制造(上海)有限公司 半导体器件制造方法
CN102214684B (zh) * 2011-06-03 2012-10-10 清华大学 一种具有悬空源漏的半导体结构及其形成方法
CN102842505B (zh) * 2011-06-20 2015-04-01 北大方正集团有限公司 一种场效应管及场效应管制造方法
US8883592B2 (en) * 2011-08-05 2014-11-11 Silicon Storage Technology, Inc. Non-volatile memory cell having a high K dielectric and metal gate
CN103456633B (zh) * 2012-05-30 2016-07-06 中芯国际集成电路制造(上海)有限公司 Mos管及其形成方法
US8679909B2 (en) * 2012-06-08 2014-03-25 Globalfoundries Singapore Pte. Ltd. Recessing and capping of gate structures with varying metal compositions
US8617968B1 (en) 2012-06-18 2013-12-31 International Business Machines Corporation Strained silicon and strained silicon germanium on insulator metal oxide semiconductor field effect transistors (MOSFETs)
FR2995135B1 (fr) * 2012-09-05 2015-12-04 Commissariat Energie Atomique Procede de realisation de transistors fet
US8896030B2 (en) 2012-09-07 2014-11-25 Intel Corporation Integrated circuits with selective gate electrode recess
US8927406B2 (en) * 2013-01-10 2015-01-06 Taiwan Semiconductor Manufacturing Company, Ltd. Dual damascene metal gate
US20140264640A1 (en) * 2013-03-18 2014-09-18 Nanya Technology Corp. Semiconductor device and method for fabricating the same
TWI650833B (zh) * 2015-04-01 2019-02-11 聯華電子股份有限公司 具有金屬閘極之半導體元件及其製作方法
FR3048816B1 (fr) * 2016-03-09 2018-04-13 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de fabrication d'un dispositif avec transistor nmos contraint en tension et transistor pmos contraint en compression uni-axiale
US10328272B2 (en) * 2016-05-10 2019-06-25 Cardiac Pacemakers, Inc. Retrievability for implantable medical devices
US11837604B2 (en) 2021-09-22 2023-12-05 International Business Machine Corporation Forming stacked nanosheet semiconductor devices with optimal crystalline orientations around devices

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4866304A (en) * 1988-05-23 1989-09-12 Motorola, Inc. BICMOS NAND gate
US5357119A (en) * 1993-02-19 1994-10-18 Board Of Regents Of The University Of California Field effect devices having short period superlattice structures using Si and Ge
US5534713A (en) 1994-05-20 1996-07-09 International Business Machines Corporation Complementary metal-oxide semiconductor transistor logic using strained SI/SIGE heterostructure layers
JP3372158B2 (ja) 1996-02-09 2003-01-27 株式会社東芝 半導体装置及びその製造方法
JP3389009B2 (ja) * 1996-07-02 2003-03-24 株式会社東芝 半導体装置およびその製造方法
US6399970B2 (en) * 1996-09-17 2002-06-04 Matsushita Electric Industrial Co., Ltd. FET having a Si/SiGeC heterojunction channel
US5906951A (en) * 1997-04-30 1999-05-25 International Business Machines Corporation Strained Si/SiGe layers on insulator
DE19720008A1 (de) * 1997-05-13 1998-11-19 Siemens Ag Integrierte CMOS-Schaltungsanordnung und Verfahren zu deren Herstellung
US6184083B1 (en) * 1997-06-30 2001-02-06 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
US6087208A (en) * 1998-03-31 2000-07-11 Advanced Micro Devices, Inc. Method for increasing gate capacitance by using both high and low dielectric gate material

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100372639B1 (ko) * 2000-06-21 2003-02-17 주식회사 하이닉스반도체 모스팻 소자의 제조방법
US6982465B2 (en) 2000-12-08 2006-01-03 Renesas Technology Corp. Semiconductor device with CMOS-field-effect transistors having improved drain current characteristics
US7170110B2 (en) 2001-04-03 2007-01-30 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same
JP2009164617A (ja) * 2001-09-21 2009-07-23 Amberwave Systems Corp 画定された不純物勾配を有するひずみ材料層を使用する半導体構造、およびその構造を製作するための方法。
US8344355B2 (en) 2001-09-21 2013-01-01 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structures employing strained material layers with defined impurity gradients and methods for fabricating same
US7109568B2 (en) 2002-08-26 2006-09-19 Hitachi, Ltd. Semiconductor device including n-channel fets and p-channel fets with improved drain current characteristics
US7326599B2 (en) 2002-10-22 2008-02-05 Amberwave Systems Corporation Gate material for semiconductor device fabrication
JPWO2006030505A1 (ja) * 2004-09-16 2008-05-08 富士通株式会社 Ｍｏｓ型電界効果トランジスタ及びその製造方法
JP2010505274A (ja) * 2006-09-29 2010-02-18 東京エレクトロン株式会社 歪みゲルマニウム含有層を有するデバイスのためのｕｖ支援による誘電層形成
JP2013232653A (ja) * 2006-09-29 2013-11-14 Tokyo Electron Ltd 歪みゲルマニウム含有層を有するデバイスのためのｕｖ支援による誘電層形成
JP2010199610A (ja) * 2010-04-28 2010-09-09 Panasonic Corp 高誘電率ゲート絶縁膜を備えた電界効果トランジスタを有する半導体装置及びその製造方法
US9761722B1 (en) 2016-06-24 2017-09-12 International Business Machines Corporation Isolation of bulk FET devices with embedded stressors
US20220157966A1 (en) * 2020-11-13 2022-05-19 Sandisk Technologies Llc Ferroelectric field effect transistors having enhanced memory window and methods of making the same

Also Published As

Publication number Publication date
US6815279B2 (en) 2004-11-09
US20020011603A1 (en) 2002-01-31
US6310367B1 (en) 2001-10-30

Similar Documents

Publication Publication Date Title
JP2000243854A (ja) 半導体装置及びその製造方法
US7052964B2 (en) Strained channel transistor and methods of manufacture
US8314463B2 (en) Method for fabricating super-steep retrograde well MOSFET on SOI or bulk silicon substrate, and device fabricated in accordance with the method
US8012820B2 (en) Ultra-thin SOI CMOS with raised epitaxial source and drain and embedded SiGe PFET extension
JP4938262B2 (ja) 半導体装置およびその製造方法
TWI312556B (en) Semiconductor structure and fabricating method thereof
US20100159684A1 (en) Metal High-K (MHK) Dual Gate Stress Engineering Using Hybrid Orientation (HOT) CMOS
US6869866B1 (en) Silicide proximity structures for CMOS device performance improvements
US20080217665A1 (en) Semiconductor device structure having enhanced performance fet device
US20090001468A1 (en) Method of fabricating transistor including buried insulating layer and transistor fabricated using the same
US7256084B2 (en) Composite stress spacer
US20220102553A1 (en) Damage implantation of cap layer
US20080145982A1 (en) Isolation spacer for thin soi devices
JPH11297852A (ja) 半導体装置およびその製造方法
US20070052026A1 (en) Semiconductor device and method of manufacturing the same
US7776695B2 (en) Semiconductor device structure having low and high performance devices of same conductive type on same substrate
US20090315115A1 (en) Implantation for shallow trench isolation (STI) formation and for stress for transistor performance enhancement
JP2004303789A (ja) 半導体装置及びその製造方法
US7316959B2 (en) Semiconductor device and method for fabricating the same
JP3200231B2 (ja) 半導体装置の製造方法
US20040227186A1 (en) Semiconductor device
US7696585B2 (en) Semiconductor device and manufacturing method of semiconductor device
JP4833527B2 (ja) 絶縁ゲート型半導体装置及びその駆動方法
JP2002083956A (ja) 半導体装置の製造方法
JPH11330271A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20040609

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20050620

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050628

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050829

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20051115

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060116

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20060214