JPH11330271A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH11330271A JPH11330271A JP10133792A JP13379298A JPH11330271A JP H11330271 A JPH11330271 A JP H11330271A JP 10133792 A JP10133792 A JP 10133792A JP 13379298 A JP13379298 A JP 13379298A JP H11330271 A JPH11330271 A JP H11330271A
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Abstract
(57)【要約】
【課題】 本発明はソース層、ドレイン層の表面にコバ
ルトシリサイドを形成した半導体装置における寄生抵抗
を低減し、特性の優れた半導体装置を製造する方法を提
供することを目的とする。 【解決手段】 シリコン基板１上の不純物拡散層の表面
にコバルトシリサイドが形成されたｎＭＯＳＦＥＴおよ
びｐＭＯＳＦＥＴを有する半導体装置の製造方法におい
て、ｐＭＯＳＦＥＴ形成領域２２を覆い、ｎＭＯＳＦＥ
Ｔ形成領域２１に開口を有するマスク９を用いて、ｎＭ
ＯＳＦＥＴの不純物拡散層１５，１７にイオン注入する
ことによりアモルファス層を形成する工程と、前記マス
ク９を除去した後、前記シリコン基板上にコバルト膜を
形成し、加熱処理を行ってコバルトシリサイドを形成す
る工程とを有する半導体装置の製造方法。
ルトシリサイドを形成した半導体装置における寄生抵抗
を低減し、特性の優れた半導体装置を製造する方法を提
供することを目的とする。 【解決手段】 シリコン基板１上の不純物拡散層の表面
にコバルトシリサイドが形成されたｎＭＯＳＦＥＴおよ
びｐＭＯＳＦＥＴを有する半導体装置の製造方法におい
て、ｐＭＯＳＦＥＴ形成領域２２を覆い、ｎＭＯＳＦＥ
Ｔ形成領域２１に開口を有するマスク９を用いて、ｎＭ
ＯＳＦＥＴの不純物拡散層１５，１７にイオン注入する
ことによりアモルファス層を形成する工程と、前記マス
ク９を除去した後、前記シリコン基板上にコバルト膜を
形成し、加熱処理を行ってコバルトシリサイドを形成す
る工程とを有する半導体装置の製造方法。
Description
【０００１】
【発明の属する技術分野】本発明は、ｎＭＯＳＦＥＴお
よびｐＭＯＳＦＥＴを有する半導体装置、即ちＣＭＯＳ
を有する半導体装置の製造方法に関し、さらに詳しくは
サリサイドプロセスを有する半導体装置の製造方法に関
する。
よびｐＭＯＳＦＥＴを有する半導体装置、即ちＣＭＯＳ
を有する半導体装置の製造方法に関し、さらに詳しくは
サリサイドプロセスを有する半導体装置の製造方法に関
する。
【０００２】
【従来の技術】従来より半導体装置の分野では高集積化
・微細化と共に高速化が求められており、そのために
は、ゲート電極を形成するポリシリコン、ソース層、ド
レイン層の表面にコバルト膜を成膜し、その後加熱して
コバルトシリサイドを形成して、これらを低抵抗化する
サリサイドプロセスの採用が試みられている。
・微細化と共に高速化が求められており、そのために
は、ゲート電極を形成するポリシリコン、ソース層、ド
レイン層の表面にコバルト膜を成膜し、その後加熱して
コバルトシリサイドを形成して、これらを低抵抗化する
サリサイドプロセスの採用が試みられている。
【０００３】
【発明が解決しようとする課題】しかし、一層高速化す
るためには、トランジスタの寄生抵抗をさらに低下さ
せ、トランジスタ特性をさらに改善することが求められ
ていた。
るためには、トランジスタの寄生抵抗をさらに低下さ
せ、トランジスタ特性をさらに改善することが求められ
ていた。
【０００４】即ち、本発明はソース層、ドレイン層の表
面にコバルトシリサイドを形成した半導体装置における
寄生抵抗を低減し、特性の優れた半導体装置を製造する
方法を提供することを目的とする。
面にコバルトシリサイドを形成した半導体装置における
寄生抵抗を低減し、特性の優れた半導体装置を製造する
方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明は、シリコン基板
上の不純物拡散層の表面にコバルトシリサイドが形成さ
れたｎＭＯＳＦＥＴおよびｐＭＯＳＦＥＴを有する半導
体装置の製造方法において、ｐＭＯＳＦＥＴ形成領域を
覆い、ｎＭＯＳＦＥＴ形成領域に開口を有するマスクを
用いて、ｎＭＯＳＦＥＴの不純物拡散層にイオン注入す
ることによりアモルファス層を形成する工程と、前記マ
スクを除去した後、前記シリコン基板上にコバルト膜を
形成し、加熱処理を行ってコバルトシリサイドを形成す
る工程とを有する半導体装置の製造方法に関する。
上の不純物拡散層の表面にコバルトシリサイドが形成さ
れたｎＭＯＳＦＥＴおよびｐＭＯＳＦＥＴを有する半導
体装置の製造方法において、ｐＭＯＳＦＥＴ形成領域を
覆い、ｎＭＯＳＦＥＴ形成領域に開口を有するマスクを
用いて、ｎＭＯＳＦＥＴの不純物拡散層にイオン注入す
ることによりアモルファス層を形成する工程と、前記マ
スクを除去した後、前記シリコン基板上にコバルト膜を
形成し、加熱処理を行ってコバルトシリサイドを形成す
る工程とを有する半導体装置の製造方法に関する。
【０００６】
【発明の実施の形態】本発明では、ソース層、ドレイン
層の表面にコバルト膜を形成し、その後熱処理してシリ
サイド化する際に、ｎＭＯＳＦＥＴについては、コバル
ト膜を形成する前にソース層、ドレイン層の表面をアモ
ルファス化し、一方ｐＭＯＳＦＥＴについてはアモルフ
ァス化を行わない。本発明者の検討によれば、ｎＭＯＳ
ＦＥＴについてはアモルファス化することにより寄生抵
抗を低減することができるが、ｐＭＯＳＦＥＴについて
はむしろ寄生抵抗を増大させることがわかった。従っ
て、本発明の製造方法により、最も特性の良い半導体装
置を得ることができる。
層の表面にコバルト膜を形成し、その後熱処理してシリ
サイド化する際に、ｎＭＯＳＦＥＴについては、コバル
ト膜を形成する前にソース層、ドレイン層の表面をアモ
ルファス化し、一方ｐＭＯＳＦＥＴについてはアモルフ
ァス化を行わない。本発明者の検討によれば、ｎＭＯＳ
ＦＥＴについてはアモルファス化することにより寄生抵
抗を低減することができるが、ｐＭＯＳＦＥＴについて
はむしろ寄生抵抗を増大させることがわかった。従っ
て、本発明の製造方法により、最も特性の良い半導体装
置を得ることができる。
【０００７】本発明において、アモルファス化のために
用いられるイオンとしては、特に限定はないが、比較的
質量の大きいものの方が好ましく、ヒ素、シリコン、ゲ
ルマニウム等を用いることができる。
用いられるイオンとしては、特に限定はないが、比較的
質量の大きいものの方が好ましく、ヒ素、シリコン、ゲ
ルマニウム等を用いることができる。
【０００８】また、本発明でアモルファス化して形成す
るアモルファス層の深さ方向の厚さは、最終的に形成さ
れるＣｏＳｉ2コバルトシリサイド層の深さ位置と同程
度か、やや厚くなるようにすることが好ましい。
るアモルファス層の深さ方向の厚さは、最終的に形成さ
れるＣｏＳｉ2コバルトシリサイド層の深さ位置と同程
度か、やや厚くなるようにすることが好ましい。
【０００９】コバルト膜の厚さは通常５〜２０ｎｍ程度
に形成し、その結果最終的に形成されるＣｏＳｉ2コバ
ルトシリサイド層の厚さが、通常２０〜５０ｎｍ程度に
なるようにする。従って、これを考慮してアモルファス
化のイオン注入の加速エネルギーおよびドーズ量を設定
する。
に形成し、その結果最終的に形成されるＣｏＳｉ2コバ
ルトシリサイド層の厚さが、通常２０〜５０ｎｍ程度に
なるようにする。従って、これを考慮してアモルファス
化のイオン注入の加速エネルギーおよびドーズ量を設定
する。
【００１０】例えばヒ素またはゲルマニウムを用いると
きは、加速エネルギーは通常２０〜６０ｋｅＶ、好まし
くは２０〜４０ｋｅＶ、ドーズ量は通常１×１０14〜１
×１０15ｃｍ-2、好ましくは１×１０14〜５×１０14ｃ
ｍ-2である。
きは、加速エネルギーは通常２０〜６０ｋｅＶ、好まし
くは２０〜４０ｋｅＶ、ドーズ量は通常１×１０14〜１
×１０15ｃｍ-2、好ましくは１×１０14〜５×１０14ｃ
ｍ-2である。
【００１１】また、シリコンを用いるときは、加速エネ
ルギーは通常１０〜５０ｋｅＶ、好ましくは１０〜３０
ｋｅＶ、ドーズ量は通常５×１０14〜５×１０15ｃ
ｍ-2、好ましくは５×１０14〜２×１０15ｃｍ-2であ
る。
ルギーは通常１０〜５０ｋｅＶ、好ましくは１０〜３０
ｋｅＶ、ドーズ量は通常５×１０14〜５×１０15ｃ
ｍ-2、好ましくは５×１０14〜２×１０15ｃｍ-2であ
る。
【００１２】
【実施例】次に実施例を示して本発明をさらに具体的に
説明する。
説明する。
【００１３】［実施例１］図１〜図５を参照しながら、
本実施例の工程を説明する。まず、図１（ａ）に示すよ
うに、ｐ型シリコン基板１の表面にＬＯＣＯＳ酸化膜２
を形成し、複数の活性領域を分離形成する。図１（ａ）
には、ｎＭＯＳＦＥＴ形成領域２１とｐＭＯＳＦＥＴ形
成領域２２を模式的に示した。尚、図中においてはｎＭ
ＯＳ形成領域、ｐＭＯＳ形成領域と表記している。
本実施例の工程を説明する。まず、図１（ａ）に示すよ
うに、ｐ型シリコン基板１の表面にＬＯＣＯＳ酸化膜２
を形成し、複数の活性領域を分離形成する。図１（ａ）
には、ｎＭＯＳＦＥＴ形成領域２１とｐＭＯＳＦＥＴ形
成領域２２を模式的に示した。尚、図中においてはｎＭ
ＯＳ形成領域、ｐＭＯＳ形成領域と表記している。
【００１４】ＬＯＣＯＳ酸化膜２で分離された活性領域
の表面に犠牲酸化膜を形成した後、ｎＭＯＳＦＥＴ形成
領域２１に、ｐウェル１ａ形成のためにホウ素を加速エ
ネルギー３００ｋｅＶ、ドーズ量２×１０13ｃｍ-2の条
件でイオン注入し、さらにチャネルストッパおよびパン
チスルーストッパ形成のためにホウ素を加速エネルギー
１００ｋｅＶ、ドーズ量４×１０12ｃｍ-2の条件でイオ
ン注入し、さらにしきい値電圧をコントロールするため
にホウ素を加速エネルギー３０ｋｅＶ、ドーズ量７×１
０12ｃｍ-2の条件でイオン注入した。
の表面に犠牲酸化膜を形成した後、ｎＭＯＳＦＥＴ形成
領域２１に、ｐウェル１ａ形成のためにホウ素を加速エ
ネルギー３００ｋｅＶ、ドーズ量２×１０13ｃｍ-2の条
件でイオン注入し、さらにチャネルストッパおよびパン
チスルーストッパ形成のためにホウ素を加速エネルギー
１００ｋｅＶ、ドーズ量４×１０12ｃｍ-2の条件でイオ
ン注入し、さらにしきい値電圧をコントロールするため
にホウ素を加速エネルギー３０ｋｅＶ、ドーズ量７×１
０12ｃｍ-2の条件でイオン注入した。
【００１５】一方、ｐＭＯＳＦＥＴ形成領域２２に、ｎ
ウェル１ｂ形成のためにリンを加速エネルギー７００ｋ
ｅＶ、ドーズ量１．５×１０13ｃｍ-2の条件でイオン注
入し、さらにチャネルストッパおよびパンチスルースト
ッパ形成のためにリンを加速エネルギー２３０ｋｅＶ、
ドーズ量４×１０12ｃｍ-2の条件でイオン注入し、さら
にしきい値電圧をコントロールするためにヒ素を加速エ
ネルギー１５０ｋｅＶ、ドーズ量１．５×１０13ｃｍ-2
の条件でイオン注入した。
ウェル１ｂ形成のためにリンを加速エネルギー７００ｋ
ｅＶ、ドーズ量１．５×１０13ｃｍ-2の条件でイオン注
入し、さらにチャネルストッパおよびパンチスルースト
ッパ形成のためにリンを加速エネルギー２３０ｋｅＶ、
ドーズ量４×１０12ｃｍ-2の条件でイオン注入し、さら
にしきい値電圧をコントロールするためにヒ素を加速エ
ネルギー１５０ｋｅＶ、ドーズ量１．５×１０13ｃｍ-2
の条件でイオン注入した。
【００１６】その後、基板表面にゲート酸化膜を４．０
ｎｍの厚さに形成し、その上にゲートポリシリコンを２
００ｎｍの厚さに成膜し、図１（ａ）までの構造を形成
した。
ｎｍの厚さに形成し、その上にゲートポリシリコンを２
００ｎｍの厚さに成膜し、図１（ａ）までの構造を形成
した。
【００１７】次に、ポリシリコン膜４及びゲート酸化膜
３をパターニングしてポリシリコン膜４によりゲート電
極５を形成した。この実施例では、ゲート長を０．１８
μｍとした。
３をパターニングしてポリシリコン膜４によりゲート電
極５を形成した。この実施例では、ゲート長を０．１８
μｍとした。
【００１８】ｎＭＯＳＦＥＴ形成領域２１の基板表面の
浅い領域にヒ素を加速エネルギー１０ｋｅＶ、ドーズ量
５×１０13ｃｍ-2の条件でイオン注入して、浅いイオン
注入層１１を形成し、一方、ｐＭＯＳＦＥＴ形成領域２
２の基板表面の浅い領域にＢＦ2を加速エネルギー１０
ｋｅＶ、ドーズ量５×１０13ｃｍ-2の条件でイオン注入
して、浅いイオン注入層１２を形成し、図１（ｂ）まで
の構造を形成した。
浅い領域にヒ素を加速エネルギー１０ｋｅＶ、ドーズ量
５×１０13ｃｍ-2の条件でイオン注入して、浅いイオン
注入層１１を形成し、一方、ｐＭＯＳＦＥＴ形成領域２
２の基板表面の浅い領域にＢＦ2を加速エネルギー１０
ｋｅＶ、ドーズ量５×１０13ｃｍ-2の条件でイオン注入
して、浅いイオン注入層１２を形成し、図１（ｂ）まで
の構造を形成した。
【００１９】次に、ＣＶＤ法により１００ｎｍ程度の厚
さのシリコン酸化膜を形成する。続いて、ゲート電極５
の上面が露出するまでシリコン酸化膜をエッチバックし
てシリコン酸化膜をゲート電極５の側面にサイドウォー
ル７として残す。全面を酸化膜２９で覆った後、ｎＭＯ
ＳＦＥＴ形成領域２１の基板表面の深い領域にヒ素を加
速エネルギー５０ｋｅＶ、ドーズ量３×１０15ｃｍ-2の
条件でイオン注入して、深いイオン注入層１３を形成
し、一方、ｐＭＯＳＦＥＴ形成領域２２の基板表面の深
い領域にＢＦ2を加速エネルギー３０ｋｅＶ、ドーズ量
３×１０15ｃｍ-2の条件でイオン注入して、深いイオン
注入層１４を形成し、図１（ｃ）までの構造を形成し
た。
さのシリコン酸化膜を形成する。続いて、ゲート電極５
の上面が露出するまでシリコン酸化膜をエッチバックし
てシリコン酸化膜をゲート電極５の側面にサイドウォー
ル７として残す。全面を酸化膜２９で覆った後、ｎＭＯ
ＳＦＥＴ形成領域２１の基板表面の深い領域にヒ素を加
速エネルギー５０ｋｅＶ、ドーズ量３×１０15ｃｍ-2の
条件でイオン注入して、深いイオン注入層１３を形成
し、一方、ｐＭＯＳＦＥＴ形成領域２２の基板表面の深
い領域にＢＦ2を加速エネルギー３０ｋｅＶ、ドーズ量
３×１０15ｃｍ-2の条件でイオン注入して、深いイオン
注入層１４を形成し、図１（ｃ）までの構造を形成し
た。
【００２０】次に、１０５０℃にて１０秒間活性化アニ
ールすることにより、図１（ｄ）に示すようなＬＤＤ
（Lightly-Doped Drain）構造のソース層１５、１６、
ドレイン層１７、１８を形成した。このようにして形成
されたソース層およびドレイン層の厚さはｎＭＯＳＦＥ
Ｔでは０．１３μｍ、ｐＭＯＳＦＥＴでは０．１８μｍ
程度である。
ールすることにより、図１（ｄ）に示すようなＬＤＤ
（Lightly-Doped Drain）構造のソース層１５、１６、
ドレイン層１７、１８を形成した。このようにして形成
されたソース層およびドレイン層の厚さはｎＭＯＳＦＥ
Ｔでは０．１３μｍ、ｐＭＯＳＦＥＴでは０．１８μｍ
程度である。
【００２１】尚、以上の工程でイオン注入を行う際に、
ｎＭＯＳＦＥＴ形成領域またはｐＭＯＳＦＥＴ形成領域
のどちらか一方のみに所定の不純物を注入するには、イ
オン注入の際に他方をフォトレジスト等でマスクするこ
とで行うことができる。
ｎＭＯＳＦＥＴ形成領域またはｐＭＯＳＦＥＴ形成領域
のどちらか一方のみに所定の不純物を注入するには、イ
オン注入の際に他方をフォトレジスト等でマスクするこ
とで行うことができる。
【００２２】次に、図２に示すように、ｐＭＯＳＦＥＴ
形成領域２２をフォトレジスト９で覆い、ｎＭＯＳＦＥ
Ｔ形成領域２１にヒ素を加速エネルギー３０ｋｅＶ、ド
ーズ量３×１０14ｃｍ-2の条件でイオン注入し、ソース
層１５、ドレイン層１７の表面にアモルファス層を形成
した。
形成領域２２をフォトレジスト９で覆い、ｎＭＯＳＦＥ
Ｔ形成領域２１にヒ素を加速エネルギー３０ｋｅＶ、ド
ーズ量３×１０14ｃｍ-2の条件でイオン注入し、ソース
層１５、ドレイン層１７の表面にアモルファス層を形成
した。
【００２３】フォトレジスト９および酸化膜２９を除去
した後、図３（ａ）に示すように、スパッタ法により例
えば１５ｎｍのコバルト（Ｃｏ）膜２４を形成し、６３
５℃で３０秒間窒素中（アルゴン中でも良い）で熱処理
し、図３（ｂ）に示すようなＣｏ2ＳｉまたはＣｏＳｉ
からなるコバルトシリサイド層２５を、ソース層、ドレ
イン層およびゲート電極の表面に形成した。
した後、図３（ａ）に示すように、スパッタ法により例
えば１５ｎｍのコバルト（Ｃｏ）膜２４を形成し、６３
５℃で３０秒間窒素中（アルゴン中でも良い）で熱処理
し、図３（ｂ）に示すようなＣｏ2ＳｉまたはＣｏＳｉ
からなるコバルトシリサイド層２５を、ソース層、ドレ
イン層およびゲート電極の表面に形成した。
【００２４】次に図４（ａ）に示すように、硫酸−過酸
化水素水混合液を用いて未反応のコバルト膜を除去し、
さらに８００℃で１０秒間アニールすることにより、図
４（ｂ）に示すようにＣｏＳｉ2からなるコバルトシリ
サイド層２６を形成する。
化水素水混合液を用いて未反応のコバルト膜を除去し、
さらに８００℃で１０秒間アニールすることにより、図
４（ｂ）に示すようにＣｏＳｉ2からなるコバルトシリ
サイド層２６を形成する。
【００２５】この後、図５に示すように、従来の半導体
装置と同様に、全体にＣＶＤ法により７００ｎｍ程度の
厚さの層間絶縁膜２８を形成し、ついで、層間絶縁膜２
８をパターニングしてゲート電極５、ソース層１５、１
６及びドレイン層１７、１８の上にコンタクトホールを
形成した後に、ゲート引出電極（図示なし）、ソース引
出電極３０、ドレイン引出電極３１を形成した。これら
の引き出し電極は、例えば、下から膜厚２０ｎｍのチタ
ン膜、膜厚１００ｎｍの窒化チタン膜、膜厚５００ｎｍ
のアルミ層からなる積層膜等で構成することができる。
装置と同様に、全体にＣＶＤ法により７００ｎｍ程度の
厚さの層間絶縁膜２８を形成し、ついで、層間絶縁膜２
８をパターニングしてゲート電極５、ソース層１５、１
６及びドレイン層１７、１８の上にコンタクトホールを
形成した後に、ゲート引出電極（図示なし）、ソース引
出電極３０、ドレイン引出電極３１を形成した。これら
の引き出し電極は、例えば、下から膜厚２０ｎｍのチタ
ン膜、膜厚１００ｎｍの窒化チタン膜、膜厚５００ｎｍ
のアルミ層からなる積層膜等で構成することができる。
【００２６】このようにして完成した半導体装置のｎＭ
ＯＳＦＥＴの寄生抵抗（ソース−ドレイン間の抵抗から
チャネルの抵抗を差し引いたもの）を、Ｊ．Ｇ．Ｊ．Ｃ
ｈｅｒｎ他（ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃ
ｅ Ｌｅｔｔｅｒｓ、１９８０年、ＥＤＬ−１、１７０
頁）の方法に従って求めた。その結果を図６に示す。
尚、本発明の半導体装置ではゲート電極を構成する材料
として、通常この実施例のようにポリシリコンが使用さ
れるので、通常の態様においてはアモルファス化の際に
ゲート電極ポリシリコンもアモルファス化されることに
なる。
ＯＳＦＥＴの寄生抵抗（ソース−ドレイン間の抵抗から
チャネルの抵抗を差し引いたもの）を、Ｊ．Ｇ．Ｊ．Ｃ
ｈｅｒｎ他（ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃ
ｅ Ｌｅｔｔｅｒｓ、１９８０年、ＥＤＬ−１、１７０
頁）の方法に従って求めた。その結果を図６に示す。
尚、本発明の半導体装置ではゲート電極を構成する材料
として、通常この実施例のようにポリシリコンが使用さ
れるので、通常の態様においてはアモルファス化の際に
ゲート電極ポリシリコンもアモルファス化されることに
なる。
【００２７】［実施例２］実施例１において、アモルフ
ァス化のためのイオン注入を、ヒ素に代えてシリコン
（Ｓｉ）を用いて、加速エネルギー２０ｋｅＶ、ドーズ
量１×１０15ｃｍ-2の条件でイオン注入し、ソース層１
５、ドレイン層１７の表面にアモルファス層を形成した
以外は実施例１と同様にして半導体装置を形成した。こ
の半導体装置のｎＭＯＳＦＥＴの寄生抵抗を図６に示
す。
ァス化のためのイオン注入を、ヒ素に代えてシリコン
（Ｓｉ）を用いて、加速エネルギー２０ｋｅＶ、ドーズ
量１×１０15ｃｍ-2の条件でイオン注入し、ソース層１
５、ドレイン層１７の表面にアモルファス層を形成した
以外は実施例１と同様にして半導体装置を形成した。こ
の半導体装置のｎＭＯＳＦＥＴの寄生抵抗を図６に示
す。
【００２８】［比較例１］実施例１において、アモルフ
ァス化のためのイオン注入を行わなかった以外は実施例
１と同様にして半導体装置を形成した。この半導体装置
のｎＭＯＳＦＥＴの寄生抵抗を図６に示す。
ァス化のためのイオン注入を行わなかった以外は実施例
１と同様にして半導体装置を形成した。この半導体装置
のｎＭＯＳＦＥＴの寄生抵抗を図６に示す。
【００２９】［参考例］図７に、ｐＭＯＳＦＥＴについ
てもアモルファス化のためのイオン注入を行った場合、
あるいは行わなかった場合について、ｐＭＯＳＦＥＴの
寄生抵抗を測定した結果を示す。
てもアモルファス化のためのイオン注入を行った場合、
あるいは行わなかった場合について、ｐＭＯＳＦＥＴの
寄生抵抗を測定した結果を示す。
【００３０】このように、図６および図７から解るよう
に、ＣＭＯＳ構成の半導体装置においては、ｎＭＯＳＦ
ＥＴのみのソース層、ドレイン層をアモルファス化して
からコバルト層を堆積してコバルトシリサイド化するこ
とにより、寄生抵抗の小さい半導体装置が得られる。
に、ＣＭＯＳ構成の半導体装置においては、ｎＭＯＳＦ
ＥＴのみのソース層、ドレイン層をアモルファス化して
からコバルト層を堆積してコバルトシリサイド化するこ
とにより、寄生抵抗の小さい半導体装置が得られる。
【００３１】［実施例３］実施例１と同様にして、ポリ
シリコン膜４及びゲート酸化膜３をパターニングしてポ
リシリコン膜４によりゲート電極５を形成した後、ｎＭ
ＯＳＦＥＴ形成領域２１の基板表面の浅い領域に浅いイ
オン注入層１１を形成し、一方ｐＭＯＳＦＥＴ形成領域
２２の基板表面の浅い領域に浅いイオン注入層１２を形
成し、実施例１と同様にしてサイドウォール７を形成し
て図８（ａ）までを完成する。
シリコン膜４及びゲート酸化膜３をパターニングしてポ
リシリコン膜４によりゲート電極５を形成した後、ｎＭ
ＯＳＦＥＴ形成領域２１の基板表面の浅い領域に浅いイ
オン注入層１１を形成し、一方ｐＭＯＳＦＥＴ形成領域
２２の基板表面の浅い領域に浅いイオン注入層１２を形
成し、実施例１と同様にしてサイドウォール７を形成し
て図８（ａ）までを完成する。
【００３２】次に、図８（ｂ）に示すように、全面を酸
化膜２９で覆った後、フォトレジスト３２でｎＭＯＳＦ
ＥＴ形成領域２１を覆い、ｐＭＯＳＦＥＴ形成領域２２
の基板表面の深い領域に深いイオン注入層を形成する。
化膜２９で覆った後、フォトレジスト３２でｎＭＯＳＦ
ＥＴ形成領域２１を覆い、ｐＭＯＳＦＥＴ形成領域２２
の基板表面の深い領域に深いイオン注入層を形成する。
【００３３】フォトレジスト３２を除去した後、ｐＭＯ
ＳＦＥＴ形成領域２２の表面にマスク３３をポリシリコ
ン膜またはシリコン窒化膜等の耐熱性の材料で形成し、
ｎＭＯＳＦＥＴ形成領域２１にイオン注入し、深いイオ
ン注入層を形成し、図８（ｃ）までを完成する。
ＳＦＥＴ形成領域２２の表面にマスク３３をポリシリコ
ン膜またはシリコン窒化膜等の耐熱性の材料で形成し、
ｎＭＯＳＦＥＴ形成領域２１にイオン注入し、深いイオ
ン注入層を形成し、図８（ｃ）までを完成する。
【００３４】続いて、活性化アニールすることにより、
図８（ｄ）に示すようなＬＤＤ構造のソース層１５、１
６、ドレイン層１７、１８を形成する。
図８（ｄ）に示すようなＬＤＤ構造のソース層１５、１
６、ドレイン層１７、１８を形成する。
【００３５】次に図９に示すように、アモルファス化の
ためのイオン注入を行い、ｎＭＯＳＦＥＴ形成領域２１
のソース層１５、ドレイン層１７の表面にアモルファス
層を形成する。
ためのイオン注入を行い、ｎＭＯＳＦＥＴ形成領域２１
のソース層１５、ドレイン層１７の表面にアモルファス
層を形成する。
【００３６】マスク３３を除去した後は、実施例１と同
様にして半導体装置を形成することができる。
様にして半導体装置を形成することができる。
【００３７】この実施例では、ｎＭＯＳＦＥＴ形成領域
に深いイオン注入層を形成するマスクを、アモルファス
化の際のマスクとして用いることができるのでフォトレ
ジスト工程を短縮することができる。
に深いイオン注入層を形成するマスクを、アモルファス
化の際のマスクとして用いることができるのでフォトレ
ジスト工程を短縮することができる。
【００３８】［実施例４］実施例１においては、コバル
ト（Ｃｏ）膜を形成した後、６３５℃熱処理、未反応の
コバルト膜除去、８００℃熱処理によりＣｏＳｉ2コバ
ルトシリサイド層を形成したが、次の（イ）または
（ロ）のように処理することもできる。
ト（Ｃｏ）膜を形成した後、６３５℃熱処理、未反応の
コバルト膜除去、８００℃熱処理によりＣｏＳｉ2コバ
ルトシリサイド層を形成したが、次の（イ）または
（ロ）のように処理することもできる。
【００３９】（イ）コバルト（Ｃｏ）膜を形成した後、
４００℃未満、好ましくは３８０℃以下の温度で、２分
以上、好ましくは１０分以上の時間をかけてゆっくりと
熱処理を行いＣｏ2Ｓｉコバルトシリサイドを生成させ
る。未反応のコバルトを硫酸−過酸化水素混合液を用い
て除去した後、再度７００〜９００℃の範囲の適当な温
度（例えば７５０℃）で熱処理を行うことによりＣｏＳ
ｉ2コバルトシリサイドを生成させる。
４００℃未満、好ましくは３８０℃以下の温度で、２分
以上、好ましくは１０分以上の時間をかけてゆっくりと
熱処理を行いＣｏ2Ｓｉコバルトシリサイドを生成させ
る。未反応のコバルトを硫酸−過酸化水素混合液を用い
て除去した後、再度７００〜９００℃の範囲の適当な温
度（例えば７５０℃）で熱処理を行うことによりＣｏＳ
ｉ2コバルトシリサイドを生成させる。
【００４０】（ロ）（イ）と同様に、コバルト（Ｃｏ）
膜を形成した後、４００℃未満、好ましくは３８０℃以
下の温度で、２分以上、好ましくは１０分以上の時間を
かけてゆっくりと熱処理を行いＣｏ2Ｓｉコバルトシリ
サイドを生成させた後、第２回目の熱処理を４００〜７
００℃で行ってＣｏＳｉコバルトシリサイドを生成させ
る。未反応のコバルトを硫酸−過酸化水素混合液、塩酸
−過酸化水素混合液またはアンモニア−過酸化水素混合
液等を用いて除去した後、第３回目の熱処理を７００〜
９００℃の範囲の適当な温度（例えば７５０℃）で熱処
理を行うことによりＣｏＳｉ2コバルトシリサイドを生
成させる。
膜を形成した後、４００℃未満、好ましくは３８０℃以
下の温度で、２分以上、好ましくは１０分以上の時間を
かけてゆっくりと熱処理を行いＣｏ2Ｓｉコバルトシリ
サイドを生成させた後、第２回目の熱処理を４００〜７
００℃で行ってＣｏＳｉコバルトシリサイドを生成させ
る。未反応のコバルトを硫酸−過酸化水素混合液、塩酸
−過酸化水素混合液またはアンモニア−過酸化水素混合
液等を用いて除去した後、第３回目の熱処理を７００〜
９００℃の範囲の適当な温度（例えば７５０℃）で熱処
理を行うことによりＣｏＳｉ2コバルトシリサイドを生
成させる。
【００４１】（イ）および（ロ）の方法では、第１回目
の熱処理時間が長いので、コバルト膜の表面を窒化チタ
ン膜等の酸素バリア膜で覆うことが好ましい。尚、実施
例１において酸素バリア膜を用いてもよい。
の熱処理時間が長いので、コバルト膜の表面を窒化チタ
ン膜等の酸素バリア膜で覆うことが好ましい。尚、実施
例１において酸素バリア膜を用いてもよい。
【００４２】シリサイド化の際に通常の熱処理条件を用
いた場合、コバルトシリサイド層の底部からコバルトシ
リサイドがスパイク状に異常成長してソース層、ドレイ
ン層を突き抜けることがあり、条件によってはリーク電
流が問題になる場合もあったが、このような（イ）およ
び（ロ）の方法によりシリサイド化を行うことによりス
パイクの異常成長がなくリーク電流を防止することがで
きる。
いた場合、コバルトシリサイド層の底部からコバルトシ
リサイドがスパイク状に異常成長してソース層、ドレイ
ン層を突き抜けることがあり、条件によってはリーク電
流が問題になる場合もあったが、このような（イ）およ
び（ロ）の方法によりシリサイド化を行うことによりス
パイクの異常成長がなくリーク電流を防止することがで
きる。
【００４３】（イ）の方法に比べ（ロ）の方法では、反
応の各ステップを踏むことでさらに均一性が良く耐熱性
の高いコバルトシリサイド膜を形成できる。
応の各ステップを踏むことでさらに均一性が良く耐熱性
の高いコバルトシリサイド膜を形成できる。
【００４４】以上の実施例の説明では、シリコン基板と
してｐ型基板を用いたが、ｎ型であってもよい。また、
ＬＤＤ構造のＦＥＴを示したが、ＬＤＤ構造でない通常
のソース・ドレイン構造のＭＯＳＦＥＴ、あるいはＤＤ
Ｄ（Double Doped Drain）構造のＭＯＳＦＥＴにも適用
することができる。
してｐ型基板を用いたが、ｎ型であってもよい。また、
ＬＤＤ構造のＦＥＴを示したが、ＬＤＤ構造でない通常
のソース・ドレイン構造のＭＯＳＦＥＴ、あるいはＤＤ
Ｄ（Double Doped Drain）構造のＭＯＳＦＥＴにも適用
することができる。
【００４５】
【発明の効果】本発明によれば、ソース層、ドレイン層
の表面にコバルトシリサイドを形成した半導体装置にお
ける寄生抵抗を低減し、特性の優れた半導体装置を製造
する方法を提供することができる。
の表面にコバルトシリサイドを形成した半導体装置にお
ける寄生抵抗を低減し、特性の優れた半導体装置を製造
する方法を提供することができる。
【図１】実施例１の製造方法を示す工程断面図である。
【図２】図１に引き続き、実施例１の製造方法を示す工
程断面図である。
程断面図である。
【図３】図２に引き続き、実施例１の製造方法を示す工
程断面図である。
程断面図である。
【図４】図３に引き続き、実施例１の製造方法を示す工
程断面図である。
程断面図である。
【図５】図４に引き続き、実施例１の製造方法を示す工
程断面図である。
程断面図である。
【図６】ｎＭＯＳＦＥＴについて寄生抵抗を測定した結
果を示す図である。
果を示す図である。
【図７】ｐＭＯＳＦＥＴについて寄生抵抗を測定した結
果を示す図である。
果を示す図である。
【図８】実施例３の製造方法を示す工程断面図である。
【図９】図８に引き続き、実施例３の製造方法を示す工
程断面図である。
程断面図である。
１ シリコン基板 １ａ ｐウェル １ｂ ｎウェル ２ ＬＯＣＯＳ酸化膜 ３ ゲート酸化膜 ４ ポリシリコン膜 ５ ゲート電極 ７ サイドウォール ９ フォトレジスト １１ 浅いイオン注入層（ｎＭＯＳＦＥＴ形成領域側） １２ 浅いイオン注入層（ｐＭＯＳＦＥＴ形成領域側） １３ 深いイオン注入層（ｎＭＯＳＦＥＴ形成領域側） １４ 深いイオン注入層（ｐＭＯＳＦＥＴ形成領域側） １５ ソース層（ｎＭＯＳＦＥＴ形成領域側） １６ ソース層（ｐＭＯＳＦＥＴ形成領域側） １７ ドレイン層（ｎＭＯＳＦＥＴ形成領域側） １８ ドレイン層（ｐＭＯＳＦＥＴ形成領域側） ２１ ｎＭＯＳＦＥＴ形成領域 ２２ ｐＭＯＳＦＥＴ形成領域 ２４ コバルト膜 ２５ Ｃｏ2ＳｉまたはＣｏＳｉコバルトシリサイド層 ２６ ＣｏＳｉ2コバルトシリサイド層 ２８ 層間絶縁膜 ２９ 酸化膜 ３０ ソース引出電極 ３１ ドレイン引出電極 ３２ フォトレジスト ３３ マスク
Claims (6)
- 【請求項１】 シリコン基板上の不純物拡散層の表面に
コバルトシリサイドが形成されたｎＭＯＳＦＥＴおよび
ｐＭＯＳＦＥＴを有する半導体装置の製造方法におい
て、 ｐＭＯＳＦＥＴ形成領域を覆い、ｎＭＯＳＦＥＴ形成領
域に開口を有するマスクを用いて、ｎＭＯＳＦＥＴの不
純物拡散層にイオン注入することによりアモルファス層
を形成する工程と、 前記マスクを除去した後、前記シリコン基板上にコバル
ト膜を形成し、加熱処理を行ってコバルトシリサイドを
形成する工程とを有する半導体装置の製造方法。 - 【請求項２】 前記アモルファス層を形成するイオン注
入の際に用いるイオンがヒ素、ゲルマニウムまたはシリ
コンである請求項１記載の半導体装置製造方法。 - 【請求項３】 前記ヒ素またはゲルマニウムは、ドーズ
量１×１０14〜１×１０15ｃｍ-2でイオン注入され、前
記シリコンは、ドーズ量５×１０14〜５×１０15ｃｍ-2
でイオン注入されることを特徴とする請求項２記載の半
導体装置の製造方法。 - 【請求項４】 前記ｎＭＯＳＦＥＴおよびｐＭＯＳＦＥ
Ｔのソース層、ドレイン層がＬＤＤ（Lightly-Doped Dr
ain）構造である請求項１〜３のいずれかに記載の半導
体装置の製造方法。 - 【請求項５】 シリコン基板の表面にＬＯＣＯＳ酸化膜
を形成し、ｐＭＯＳＦＥＴ形成領域およびｎＭＯＳＦＥ
Ｔ形成領域を分離形成する工程と、 ゲート酸化膜とポリシリコンを成膜した後、パターニン
グしてゲート電極を形成する工程と、 ｐＭＯＳＦＥＴ形成領域およびｎＭＯＳＦＥＴ形成領域
を交互にマスクしながら、前記ゲート電極を用いて自己
整合的に所定のイオンを注入して浅いイオン注入層を形
成する工程と、 前記ゲート電極の側面にサイドウォールを形成した後、
ｐＭＯＳＦＥＴ形成領域およびｎＭＯＳＦＥＴ形成領域
を交互にマスクしながら、サイドウォールが形成された
ゲート電極を用いて自己整合的に所定のイオンを注入し
て深いイオン注入層を形成する工程と、 浅いイオン注入層および深いイオン注入層が形成された
シリコン基板を活性化アニールする工程と、 ｐＭＯＳＦＥＴ形成領域をアモルファス化イオン注入用
のマスクで覆う工程と、 このアモルファス化イオン注入用のマスクで覆われてい
ないｎＭＯＳＦＥＴ形成領域にイオン注入して不純物拡
散層にアモルファス層を形成する工程と、 前記アモルファス化イオン注入用のマスクを除去した
後、前記シリコン基板上にコバルト膜を形成し、加熱処
理を行ってコバルトシリサイドを形成する工程とを有す
る半導体装置の製造方法。 - 【請求項６】 シリコン基板の表面にＬＯＣＯＳ酸化膜
を形成し、ｐＭＯＳＦＥＴ形成領域およびｎＭＯＳＦＥ
Ｔ形成領域を分離形成する工程と、 ゲート酸化膜とポリシリコンを成膜した後、パターニン
グしてゲート電極を形成する工程と、 ｐＭＯＳＦＥＴ形成領域およびｎＭＯＳＦＥＴ形成領域
を交互にマスクしながら、前記ゲート電極を用いて自己
整合的に所定のイオンを注入して浅いイオン注入層を形
成する工程と、 前記ゲート電極の側面にサイドウォールを形成した後、
ｎＭＯＳＦＥＴ形成領域をマスクし、ｐＭＯＳＦＥＴ形
成領域にサイドウォールが形成されたゲート電極を用い
て自己整合的に所定のイオンを注入して深いイオン注入
層を形成する工程と、 ｐＭＯＳＦＥＴ形成領域を耐熱性のマスクで覆う工程
と、 前記耐熱性のマスクで覆われていないｎＭＯＳＦＥＴ形
成領域に、サイドウォールが形成されたゲート電極を用
いて自己整合的に所定のイオンを注入して深いイオン注
入層を形成する工程と、 浅いイオン注入層および深いイオン注入層が形成された
シリコン基板を活性化アニールする工程と、 前記耐熱性のマスクで覆われていないｎＭＯＳＦＥＴ形
成領域にイオン注入して不純物拡散層にアモルファス層
を形成する工程と、 前記マスクを除去した後、前記シリコン基板上にコバル
ト膜を形成し、加熱処理を行ってコバルトシリサイドを
形成する工程とを有する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10133792A JPH11330271A (ja) | 1998-05-15 | 1998-05-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10133792A JPH11330271A (ja) | 1998-05-15 | 1998-05-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11330271A true JPH11330271A (ja) | 1999-11-30 |
Family
ID=15113134
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10133792A Pending JPH11330271A (ja) | 1998-05-15 | 1998-05-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11330271A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6657265B2 (en) | 2000-12-25 | 2003-12-02 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and its manufacturing method |
| JP2007103642A (ja) * | 2005-10-04 | 2007-04-19 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| JP2008166560A (ja) * | 2006-12-28 | 2008-07-17 | Sharp Corp | 半導体装置及びその製造方法 |
| KR100956154B1 (ko) | 2003-02-24 | 2010-05-06 | 매그나칩 반도체 유한회사 | 반도체 장치의 실리사이드 형성 방법 |
-
1998
- 1998-05-15 JP JP10133792A patent/JPH11330271A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6657265B2 (en) | 2000-12-25 | 2003-12-02 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and its manufacturing method |
| KR100956154B1 (ko) | 2003-02-24 | 2010-05-06 | 매그나칩 반도체 유한회사 | 반도체 장치의 실리사이드 형성 방법 |
| JP2007103642A (ja) * | 2005-10-04 | 2007-04-19 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| JP2008166560A (ja) * | 2006-12-28 | 2008-07-17 | Sharp Corp | 半導体装置及びその製造方法 |
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