KR100956154B1 - 반도체 장치의 실리사이드 형성 방법 - Google Patents
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Abstract
본 발명은 열에 대한 안정성을 갖는 2중 구조의 코발트 실리사이드막을 형성함으로써 코발트 실리사이드의 열에 대한 응집 현상을 방지하여 소자의 안정성을 향상시키기 위한 것으로, 소정의 하부 구조가 형성된 반도체 기판에 임플란트 공정시의 버퍼막을 증착하는 단계와; 상기 버퍼막을 증착한 결과물 전면에 임플란트 공정을 진행하여 실리콘 표면을 비정질화 시킨 후 상기 버퍼막을 제거하는 단계와; 상기 버퍼막이 제거된 결과물 전면에 코발트 및 캐핑막을 증착한 후 1차 급속 열공정을 진행하여 준안정 코발트 실리사이드를 형성하는 단계와; 상기 1차 급속 열처리시 미반응된 캐핑막을 제거한 후 2차 RTP 공정을 실시하여 2중 구조의 코발트 실리사이드막을 형성하는 단계를 포함한다.
코발트 실리사이드, 응집, 질소, 이중 구조, 열 안정성
Description
도1a 내지 도1c는 종래 기술에 의한 반도체 장치의 실리사이드막 형성 방법을 나타낸 공정 단면도들이다.
도2는 종래 기술에 의한 실리사이드 공정시 문제점을 나타낸 도면이다.
도3은 종래 기술에 의해 형성된 코발트 실리사이드를 나타낸 SEM 사진이다.
도4a 내지 도4g는 본 발명에 의한 반도체 장치의 실리사이드 형성 방법을 나타낸 공정 단면도들이다.
도5는 본 발명에 의해 형성된 코발트 실리사이드막의 결정 구조를 나타낸 도면이다.
도6은 본 발명에 의해 형성된 코발트 실리사이드의 SEM 사진이다.
- 도면의 주요부분에 대한 부호의 설명 -
200 : 반도체 기판 201 : 소자 분리막
202 : 게이트 산화막 203 : 폴리실리콘막
204 : LDD 영역 205 : 스페이서
206 : 소오스/드레인 영역 207 : 버퍼막
208 : 코발트 209 : 티타늄 나이트라이드
210 : 코발트 실리사이드
본 발명은 반도체 장치의 실리사이드 형성 방법에 관한 것으로, 더욱 상세하게는 코발트 실리사이드를 2중 구조로 형성함으로써 실리사이드의 응집 현상을 방지하고 열에 대한 안정성 향상이 가능하도록 하는 반도체 장치의 실리사이드 형성 방법에 관한 것이다.
도1a 내지 도1c는 종래 기술에 의한 반도체 장치의 실리사이드 형성 방법을 나타낸 공정 단면도들이다.
우선, 도1a에 도시된 바와 같이 실리콘 기판(100) 상에 필드 산화막(101)을 형성하여 소자의 액티브 영역과 필드 영역을 구분한다. 그리고, 액티브 영역에 게이트 산화막(102)을 형성하고 폴리실리콘막(103)을 증착한 후 소정의 사진 및 식각 공정을 진행하여 게이트를 패터닝한다.
상기 게이트 패터닝 후 도1b에 도시된 바와 같이 소오스/드레인 영역에 저농도의 불순물 이온 주입을 실시하여 LDD(Lightly Doped Drain) 영역(104)을 형성하 고, 게이트의 측벽에 스페이서(105)를 형성한 다음 게이트와 스페이서를 마스크로 이용한 고농도 불순물 이온 주입을 실시하여 소오스/드레인 영역(106)을 형성한다.
이어서, 도1c에 도시된 바와 같이 금속층 증착전 전세 공정을 진행하고, 실리사이드를 형성하기 위하여 상기 결과물 전면에 금속층(109)으로써 티코발트(107) 및 티타늄 나이트라이드(TiN : 108)를 증착한 다음 1차 RTP(Rapid Thermal Process) 공정을 실시하여 실리사이드의 1차 상전이를 유도한다. 그리고, 1차 어닐링 공정에 대해 미반응된 금속층(109)을 식각 공정을 통해 제거함으로써 소오스/드레인 영역이 각각 연결되지 않도록 한다.
그리고 나서, 도1d에 도시된 바와 같이 상기 어닐링 공정에 반응된 금속층(109)에 대하여 2차 RTP 공정을 진행함으로써 코발트 실리사이드(CoSi2:110)를 형성한다. 이때, 코발트 실리사이드 형성 후 후속 공정에서 진행되는 열공정에 의해 실리사이드가 응집되는 현상이 발생하게 되는 문제점이 있었다.
도2는 종래 기술에 의한 실리사이드 공정시 문제점을 나타낸 도면이다.
도2의 (가)에 도시된 바와 같이 A영역에서 1차적으로 코발트 실리사이드(CoSi2) 분자가 깨지게되고, B영역 및 C영역으로 코발트 원자와 실리콘 원자가 실리사이드막 및 실리콘 기판의 인터페이스 부분으로 확산될 뿐만 아니라 코발트와 실리콘 원자가 인터페이스 부위인 C 영역에서 재결합하여 실리사이드가 응집되는 현상이 일어나게 된다.
심지어 도2의 (나)에 도시된 바와 같이 D 영역에서와 같이 실리콘 기판의 실 리콘이 재성장하게 되어, 결국 도2의 (다)에 도시된 바와 같이 E 영역처럼 실리콘이 실리사이드 중간에 형성되어 콘택 저항을 높이게된다.
이러한 문제점은 논문 1999 American institute of physics에서의 "thermal stability of cobalt silicide stripes on Si(저자 : A.Alberti 외 3명)에 나타나 있다.
도3은 종래 기술에 의해 형성된 코발트 실리사이드를 나타낸 SEM 사진으로, 종래 기술에 의하면 단일 그레인 구조의 실리사이드가 형성되어 필름이 평탄도가 균일하지 못한 것을 알 수 있다.
즉, 코발트 실리사이드는 열공정에 의하여 응집될뿐만 아니라, 실리콘 기판의 재성장을 유발하여 실리사이드막의 평탄도를 저하시키고 콘택 저항을 높임으로써 웨이퍼 내의 누설 전류 발생을 야기 시키는 문제점이 있었다.
상기와 같은 문제점을 해결하기 위한 본 발명은 실리콘 기판에 질소 이온을 주입한 후 소정 깊이의 실리콘 기판을 비정질화 시키고 1, 2차 열 공정을 진행하여 코발트 실리사이드를 2중 구조로 형성함으로써 고온에 대한 열안정화를 갖을뿐만 아니라 콘택 저항과 정션 리케이지 특성을 향상시킬 수 있는 반도체 장치의 실리사이드 형성 방법을 제공하는 것이다.
상기와 같은 목적을 실현하기 위한 본 발명은 게이트 및 소스/드레인이 형성된 반도체기판 상에 이온주입 버퍼막을 형성하는 단계와, 이온주입 버퍼막이 형성된 반도체기판에 이온주입을 실시하여 게이트 및 소스/드레인의 표면으로부터 100~300Å의 깊이까지 비정질화시키는 단계와, 이온주입 버퍼막을 제거하는 단계와, 이온주입 버퍼막이 제거된 결과물 상에 코발트막을 형성하는 단계와, 코발트막이 형성된 반도체기판에 1차 열공정을 진행하는 단계, 및 1차 열공정시 미반응된 코발트막을 제거한 후 2차 열공정을 실시하여 2중 구조의 코발트 실리사이드막을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 반도체기판에 이온주입을 실시하여 게이트 및 소스/드레인 표면의 반도체기판을 비정질화시키는 단계는, N 또는 N2 이온을 이용하여 실시할 수 있다.
상기 반도체기판에 이온주입을 실시하여 상기 게이트 및 소스/드레인 표면의 반도체기판을 비정질화시키는 단계에서, 5~30°의 틸트를 주어 4회전 방식으로 진행할 수 있다.
상기 코발트막을 형성하는 단계에서, 이상 산화를 방지하기 위하여 챔버 내의 O2를 제거하는 것이 바람직하다.
상기 코발트막을 형성하는 단계 후 1차 열공정을 진행하기 전에, 상기 코발트막을 증착한 후 시간 지연 없이 캐핑막을 형성하는 단계를 더 포함할 수 있다.
상기 이온주입 버퍼막으로 나이트라이드를 이용할 수 있다.
상기 이온주입 버퍼막은 500~600℃ 온도에서 형성할 수 있다.
상기 반도체기판에 이온주입을 실시하여 게이트 및 소스/드레인 표면의 반도체기판을 비정질화시키는 단계는, N 또는 N2 이온을 이용하여 실시할 수 있다.
상기 반도체기판에 이온주입을 실시하여 상기 게이트 및 소스/드레인 표면의 반도체기판을 비정질화시키는 단계에서, 5~30°의 틸트를 주어 4회전 방식으로 진행할 수 있다.
상기 코발트막을 형성하는 단계에서, 이상 산화를 방지하기 위하여 챔버 내의 O2를 제거하는 것이 바람직하다.
상기 코발트막을 형성하는 단계 후 1차 열공정을 진행하기 전에, 상기 코발트막을 증착한 후 시간 지연 없이 캐핑막을 형성하는 단계를 더 포함할 수 있다.
상기 이온주입 버퍼막으로 나이트라이드를 이용할 수 있다.
상기 이온주입 버퍼막은 500~600℃ 온도에서 형성할 수 있다.
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이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.
도4a 내지 도4g는 본 발명에 의한 반도체 장치의 실리사이드 형성 방법을 나타낸 공정 단면도들이다.
우선, 도4a에 도시된 바와 같이 실리콘 기판(200) 상에 필드 산화막(201)을 형성하여 소자의 액티브 영역과 필드 영역을 구분한다. 그리고, 액티브 영역에 게이트 산화막(202)을 형성하고 폴리실리콘막(203)을 증착한 후 소정의 사진 및 식각 공정을 진행하여 게이트 전극을 패터닝한다.
상기 게이트 전극 형성 후 도4b에 도시된 바와 같이 소오스/드레인 영역에 저농도의 불순물 이온 주입을 실시하여 LDD(Lightly Doped Drain) 영역(204)을 형성하고, 게이트 전극의 측벽에 스페이서(205)를 형성한 다음 게이트 전극과 스페이서(205)를 마스크로 이용한 고농도 불순물 이온 주입을 실시하여 소오스/드레인 영역(206)을 형성한 후에 세정 공정을 진행한다.
이어서, 도4c에 도시된 바와 같이 상기 결과물 전면에 후속 임플란트 공정시의 버퍼막 역할을 하는 나이트라이드막(207)을 증착한다. 이때, 상기 나이트라이드막은 50~200Å의 두께로 증착하는 것이 바람직하되, 저온 증착 장비를 이용하여 500~600℃의 온도에서 증착한다. 상기의 나이트라이드막(207)을 저온 증착 장비를 이용하여 증착하는 이유는 고온 증착 공정을 진행할 경우 LDD 영역(204) 및 소오스/드레인 영역(206)의 도펀트 확산이 많이 일어나 동작 전압 이전에 펀치 쓰루를 발생시키게 되어 결국, 소자의 특성을 저하시키는 문제점이 발생하기 때문이다.
한편, 상기의 나이트라이드막(207)을 증착시킨 결과물에 대해 임플란트 공정을 실시하게 되는데, 도4d에 도시된 바와 같이 PAI(Pre-amorphorizing implantation) 공정을 진행함으로써 실리콘 기판(200) 및 게이트 전극의 실리콘을 표면으로부터 100~300Å의 깊이로 비정질화시킨다. 이때, 임플란트 공정은 저 에너지 이온 주입 장비를 이용하여 5~30keV의 에너지 대역에서, N2 이온 소스로 5E14~5E15의 도즈량으로 실시하는 것이 바람직하다.
상기의 PAI 공정을 진행하여 실리콘 표면을 비정질화 시킴으로써 후속 실리사이드 공정시 균일한 실리사이드막을 형성시킬 수 있게된다. 또한, 실리콘을 균일하게 비정질화 하기 위해서는 이온 주입 공정시 0~30°의 틸트(Tilt)를 주어 0°, 90°, 180°, 270°의 4 회전 방식으로 임플란트 공정을 진행하는 것이 바람직하다.
이어서, 도4e에 도시된 바와 같이 소오스/드레인에 이온 주입된 도펀트의 활성화를 위하여 RTA(Rapid Thermal Annealing) 공정을 진행하고 나서 버퍼막으로 이 용된 나이트라이드막(207)을 저온의 인산 용액(H3PO4)을 이용한 습식 식각 공정을 실시하여 제거한 후 금속층 증착전 전세 공정을 HF 용액을 이용하여 100~200 초 동안 진행하여 잔류된 자연 산화막을 완전히 제거한다.
그리고, 도4f에 도시된 바와 같이 상기 결과물 전면에 금속층으로써 코발트(208)를 증착하되, 챔버 내의 O2를 제거하여 이상산화를 방지하면서 70~150Å의 두께로 증착한다. 그리고, 상기 코발트(208) 증착후 시간 지연 없이(No time delay)캡핑막으로 티타늄 나이트라이드(TiN : 209)를 150~250Å의 두께로 증착한 후 1차 RTP(Rapid Thermal Process) 공정을 실시하여 실리사이드의 1차 상전이를 유도한다. 이때, 1차 RTP 공정에 의해 상전이된 준안정 코발트 실리사이드를 형성하게되는데, 상기 PAI 공정으로 인해 어닐링 공정의 온도가 기존 열공정에 비해 30~70℃ 정도 높아지게 되므로 530~580℃의 온도에서 50~90초 동안 실시함으로써 준안정 코발트 실리사이드를 형성하게된다. 또한, 어닐링 공정은 승온 비율을 1초당 120℃로 승온 시키면서 진행한다.
이어서, 상기 1차 어닐링 공정시에 미반응된 티타늄 나이트라이드막(209)을 제거한다.
그리고 나서, 도4g에 도시된 바와 같이 2차 RTP 공정을 실시하여 게이트 상부와 소오스/드레인 영역 각각의 상부 표면에 이중 구조의 코발트 실리사이드막(210)을 형성시킨다. 이때, 2차 RTP 공정은 700~850℃의 온도 하에서 20~50초 동안 진행하는 것이 바람직하다.
도5는 본 발명에 의해 형성된 코발트 실리사이드막의 결정 구조를 나타낸 도면으로, 실리콘 기판에 질소를 주입한 후 2차례에 걸친 열 공정에 의해 이중 구조의 코발트 실리사이드를 형성함으로써 기존의 단일 그레인의 실리사이드에 비해 열에 대한 매우 우수한 특성을 갖게되어 소자의 안정성을 향상시킬 수 있다.
도6은 본 발명에 의해 형성된 코발트 실리사이드의 SEM 사진으로, 코발트 실리사이드막이 2중 구조로 형성됨으로써 기존의 단일 그레인에 비해 균일한 구조로 형성되어 평탄도가 우수한 특성을 갖게된다.
상기와 같은 본 발명에 의하면 실리콘 기판에 N2 이온은 주입하여 비정질화 시킨 후 코발트 실리사이드를 형성함으로써 실리콘 기판에 주입된 질소가 코발트가 실리콘의 반응시 코발트 실리사이드가 2중 구조로 형성되어 고온에서의 응집 현상을 방지할 수 있게 되어, 결국 소자의 신뢰성을 향상시킬 수 있게된다.
상기한 바와 같이 본 발명은 고온으로 인한 실리사이드 응집 현상에 대한 저항성을 지니므로 고온에 대한 안정성을 갖는 매우 균일한 실리사이드막을 형성함으로써 공정 안정성을 꾀할수 있는 이점이 있다.
또한, 실리콘 기판과 실리사이드 표면의 인터페이스 영역에서의 불균일한 실리콘 기판 성장을 방지함으로써 미세 선폭 구현이 가능한 이점이 있다.
Claims (8)
- 게이트 및 소스/드레인이 형성된 반도체기판 상에 이온주입 버퍼막을 형성하는 단계;상기 이온주입 버퍼막이 형성된 반도체기판에 이온주입을 실시하여 상기 게이트 및 소스/드레인을 표면으로부터 100~300Å의 깊이까지 비정질화시키는 단계;상기 이온주입 버퍼막을 제거하는 단계;상기 이온주입 버퍼막이 제거된 결과물 상에 코발트막을 형성하는 단계;코발트막이 형성된 상기 반도체기판에 1차 열공정을 진행하는 단계; 및상기 1차 열공정시 미반응된 코발트막을 제거한 후 2차 열공정을 실시하여 2중 구조의 코발트 실리사이드막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 실리사이드 형성 방법.
- 제 1항에 있어서,상기 반도체기판에 이온주입을 실시하여 게이트 및 소스/드레인 표면의 반도체기판을 비정질화시키는 단계는, N 또는 N2 이온을 이용하여 실시하는 것을 특징으로 하는 반도체 장치의 실리사이드 형성 방법.
- 제 1항에 있어서,상기 반도체기판에 이온주입을 실시하여 상기 게이트 및 소스/드레인 표면의 반도체기판을 비정질화시키는 단계에서, 5~30°의 틸트를 주어 4회전 방식으로 진행하는 것을 특징으로 하는 반도체 장치의 실리사이드 형성 방법.
- 제 1항에 있어서,상기 코발트막을 형성하는 단계에서,이상 산화를 방지하기 위하여 챔버 내의 O2를 제거하는 것을 특징으로 하는 반도체 장치의 실리사이드 형성 방법.
- 제 1항에 있어서,상기 코발트막을 형성하는 단계 후 1차 열공정을 진행하기 전에,상기 코발트막을 증착한 후 시간 지연 없이 캐핑막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 실리사이드 형성 방법.
- 제 1항에 있어서,상기 이온주입 버퍼막으로 나이트라이드를 이용하는 것을 특징으로 하는 반도체 장치의 실리사이드 형성 방법.
- 제 1항 또는 제 6항에 있어서,상기 이온주입 버퍼막은 500~600℃ 온도에서 형성하는 것을 특징으로 하는 반도체 장치의 실리사이드 형성 방법.
- 삭제
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| KR19990013483A (ko) * | 1997-07-09 | 1999-02-25 | 웰릭슨엘리사알 | 주입 매체로서 코발트 실리사이드 콘택을 사용하여 집적회로 구조물의 ｍｏｓ 소자를 형성하는 방법 |
| JPH11330271A (ja) | 1998-05-15 | 1999-11-30 | Nec Corp | 半導体装置の製造方法 |
| KR20020043609A (ko) * | 1999-10-04 | 2002-06-10 | 마츠시타 덴끼 산교 가부시키가이샤 | 반도체장치의 제조방법 |
| KR20020054903A (ko) * | 2000-12-28 | 2002-07-08 | 박종섭 | 반도체 소자의 게이트 제조방법 |
-
2003
- 2003-02-24 KR KR1020030011489A patent/KR100956154B1/ko active IP Right Grant
Patent Citations (4)
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