KR100609979B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 자세하게는 폴리실리콘막 표면에 영향을 줄 수 있는 낮은 도즈량의 이온 주입하는 단계, 상기 폴리실리콘막 상에 산화막을 증착하는 단계, 습식 방식의 스트립핑 공정을 실시하는 단계, 상기 낮은 도즈량의 이온 주입 공정시 남은 불순물을 위한 고온 급속 열처리 또는 급속 열처리 어닐링를 실시하는 단계로 이루짐에 기술적 특징이 있다.
따라서, 본 발명의 반도체 소자의 제조 방법은 두께 이상 로트를 조기에 발견 못하거나 비정상 공정/장비 이상시 다량의 로트 또는 웨이퍼가 문제가 되며 두께 이상 만큼의 일부분만을 추가 공정을 통하여 보상을 해주므로 인라인 공정 사고시 많은 자재에 대한 신속하고 안정된 공정을 구축하는 효과가 있다.
산화막, RTP

Description

반도체 소자의 제조 방법{Method for manufacturing the semicondutor device}
도 1a 내지 도 1d는 발명에 의한 산화막 형성 단면도.
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 자세하게는 두께 이상 로트를 조기에 발견 못하거나 비정상 공정/장비 이상시 다량의 로트 또는 웨이퍼가 문제가 되며 두께 이상 만큼의 일부분만을 추가 공정을 통하여 보상을 해주므로 인라인 공정 사고시 신속하고 안정된 공정유지에 관한 것이다.
반도체 소자가 고집적화됨에 따라 단위 소자의 면적이 감소하고 있으며, 이로 인해 게이트 산화막의 두께도 점점 감소하고 있는 추세이다.
한편, P형의 MOS 트랜지스터를 표면 채널(surface channel) 방식으로 제조하기 위하여 게이트 전극인 폴리 실리콘을 증착한 후 P형 불순물 이온을 주입하게 된다. 이때, 게이트 산화막의 두께가 수십 Å 이하로 축소됨에 따라 게이트 전극에 도핑된 P형 불순물 이온, 즉 붕소 이온이 게이트 산화막을 투과하여 채널 영역으로 이동하는 문제가 발생한다. 그 결과, 채널 영역에 의도하지 않은 양의 붕소 이온이 포함되므로 문턱 전압(threshold voltage)이 불안정해지게 된다.
이와 같은 붕소 이온의 채널 침투 문제를 해결하기 위하여 게이트 산화막에 질소를 함유시키는 방법이 사용되고 있다. 산화막에 질소가 포함되면, 붕소 투과가 감소될 뿐만 아니라 열전자(hot electron)들에 의한 산화막의 손상이 감소된다. 또한, 산화막의 성장 속도를 감소시켜 산화막의 두께 조절이 용이해지므로 얇은 산화막을 형성할 수 있는 장점이 있다. 따라서, 산화막에 질소를 함유하는 여러 방법이 제안되고 있으며, 주로 N2O 또는 NO 분위기 하에서 열산화막을 성장시킴으로써 산화막 내에 질소를 포함시키는 방법이 사용되고 있다.
이러한 방법을 사용한 게이트 산화막의 성장 기술은 로 등이 1992년 IEEE Electron Device Letters 제13권 제111쪽에 발표한 논문에 상세히 개시되어 있다.
그러나, 전술한 종래 기술에 따른 질소 함유 방법은 로관(furnace tube)에서 산화막을 성장시키는 과정에서 질소를 함유시키게 되므로, 질소의 함유량을 정확히 조절하는데 어려움이 있다.
최근에 게이트 산화막 내의 질소 함유량을 조절할 수 있는 질소 이온 주입 방법이 소개되었다. 질소 이온 주입을 이용한 게이트 산화막 성장 기술은 미국 특허 제5,908,312호에 개시되어 있다. 미국 특허 제5,908,312호에는 게이트 산화막을 형성하기 전에 질소 이온을 주입하고 게이트 산화막을 열성장(thermal oxidation) 시킴으로써, 게이트 전극인 폴리실리콘에 도핑된 불순물이 기판으로 침투하는 것을 방지하는 기술이 개시되어 있다.
그러나, 폴리실리콘 증착 후에 측정 후 두께 이상인 웨이퍼의 경우 스페을 초과한 게이트 산화막의 질(quality) 문제로 폴리실리콘막 질 전체에 대한 재작업 또는 재 증착은 가능하나 신뢰성 있는 문제로 현실적으로 적용은 되지 않고 있다.
따라서, 본 발명은 상기와 같은 종래 기술의 제반 단점과 문제점을 해결하기 위한 것으로, 두께 이상 로트를 조기에 발견 못하거나 비정상 공정/장비 이상시 다량의 로트 또는 웨이퍼가 문제가 되며 두께 이상 만큼의 일부분만을 추가 공정을 통하여 보상을 해주므로 인라인 공정 사고시 많은 자재에 대한 신속하고 안정된 공정을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 폴리실리콘막 표면에 영향을 줄 수 있는 낮은 도즈량의 이온 주입하는 단계, 상기 폴리실리콘막 상에 산화막을 증착하는 단계, 습식 방식의 스트립핑 공정을 실시하는 단계, 상기 낮은 도즈량의 이온 주입 공정시 남은 불순물을 위한 고온 급속 열처리 또는 급속 열처리 어닐링를 실시하는 단계로 이루어진 반도체 소자의 제조 방법에 의해 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시 예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
도 1a 내지 도 1d는 본 발명에 의한 산화막 형성 단면도이다.
먼저, 도 1a에 도시된 바와 같이 웨이퍼의 폴리실리콘막(10)을 증착시 스펙보다 높게 증착된 단면도이다.
다음, 도 1b에 도시된 바와 같이 상기 비상적으로 높은 두께 이상일 경우 산화막 능력 향상을 위한 전단계로 폴리실리콘막 표면에 영향을 줄 수 있는 낮은 도즈량의 이온 주입을 실시한다.
구체적으로 폴리실리콘막이 750Å 정도가 비정상적일 경우 B+ 를 2E+12의 도즈로 20keV의 에너지로 이온 주입을 실시한다. 두께가 낮아 약 400Å 정도가 비정상적이라면 B+를 2E+12의 도즈로 10keV의 에너지로 이온 주입 공정을 실시할 수 있다.
비정상적인 폴리실리콘막의 두께가 약 200Å 정도라면 In+를 1.8E+12의 도즈로 20keV의 에너지로 이온 주입 공정을 실시할 수 있다. 상기 예는 다양한 여러가지 실시예 중 일부일 뿐이며 주입하는 이온의 종류, 도즈량, 에너지량 등은 실시자의 의도에 따라 여러 형태로 실시될 수 있다.
다음, 도 1c에 도시된 바와 같이 산화막(11)을 증착한다. 산화막 증착을 노 공정을 850℃ 온도, 10sccm의 O2 가스로 실시한다. 산화막 두께는 2500Å 내지 2700Å이다.
다음, 도 1d에 도시된 바와 같이 습식 방식의 HF/BHF 방식의 스트립핑 공정을 실시한다. 이후 낮은 도즈량의 이온 주입시 산화 이후 남을 수 있는 불순물을 고온 급속 열처리(RTP)/급속 열처리 어닐링(RTA)를 실시한다. 급속 열처리 공정은 935℃ 내지 1000℃의 온도, N2가스 분위기에서 30초동안 실시한다. 또는 노에서 이루어지는 어닐링 공정은 900℃의 온도, 15sccm의 N2가스분위기에서 10분동안 이루어 진다.
상술한 본 발명의 실시예는 폴리실리콘막 증착은 노에서 배치로 행해지기 때문에 두께 이상 로트를 조기에 발견 못하거나 비정상 공정/장비 이상시 다량의 로트 또는 웨이퍼가 문제가 되며 두께 이상 만큼의 일부분만을 추가 공정을 통하여 보상을 해주므로 인라인 공정 사고시 많은 자재에 대한 신속하고 안정된 공정를 구축 관리할 수가 있다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시 예를 들어 도시하고 설명하였으나, 상기한 실시 예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.
따라서, 본 발명의 반도체 소자의 제조 방법은 두께 이상 로트를 조기에 발 견 못하거나 비정상 공정/장비 이상시 다량의 로트 또는 웨이퍼가 문제가 되며 두께 이상 만큼의 일부분만을 추가 공정을 통하여 보상을 해주므로 인라인 공정 사고시 많은 자재에 대한 신속하고 안정된 공정을 구축하는 효과가 있다.

Claims (4)

  1. 반도체 소자의 제조 방법에 있어서,
    (가) 폴리실리콘막의 두께가 200Å 내지 750Å 사이에서 비정상적으로 두꺼울 경우, 상기 폴리실리콘막 중 비정상적으로 두꺼운 부분을 제거하기 위해 상기 폴리실리콘막에 2E+12 내지 1.8E+12 개의 이온들을 주입하는 단계;
    (나) 상기 이온들이 주입된 상기 폴리실리콘막을 산화시켜 산화막을 형성하는 단계;
    (다) 습식 방식의 스트립핑 공정을 실시하여 상기 산화막을 제거하는 단계; 및
    (라) 상기 폴리실리콘에 남아 있는 잔여 이온을 제거하기 위해 고온 급속 열처리 또는 급속 열처리 어닐링를 실시하여 비정상적으로 두꺼운 폴리실리콘막 중 두꺼운 부분을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1항에 있어서,
    상기 (나) 단계의 산화막 증착시 노 공정을 850℃ 온도, 10sccm의 O2 가스로 실시하고, 2500Å 내지 2700Å두께로 증착하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1항에 있어서,
    상기 (라) 단계의 급속 열처리 공정은 935℃ 내지 1000℃의 온도, N2가스 분위기에서 30초동안 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 1항에 있어서,
    상기 (라) 단계의 급속 열처리 어닐링 공정은 900℃의 온도, 15sccm의 N2가스분위기에서 10분동안 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
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