KR100280105B1 - 반도체 장치의 제조방법 - Google Patents

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Abstract

본 발명은 접합 누설 전류를 최소화하는 반도체 장치의 제조 방법에 관한 것으로, 반도체 기판 상에 활성 영역과 비활성 영역을 정의하기 위해 얕은 트렌치 격리(STI)가 형성된다. 활성 영역 내로 불순물 이온이 주입되어 적어도 하나의 불순물 영역이 형성된다. 활성 영역 상에 게이트 절연막을 사이에 두고 게이트 전극이 형성된다. 소자격리막 및 불순물 이온주입 형성시 발생된 기판 내의 응력(stress) 및 결함(defects)을 제거하기 위해 반도체 기판이 금속 열처리(RTP) 방법으로 열처리된다. 급속열처리는 산소, 아르곤 가스, 질소 또는 암모니아 분위기와 800℃ 내지 1200℃의 온도에서 2초 내지 200초동안 실시된다. 이와 같은 반도체 장치의 제조 방법에 의해서, 게이트 전극 형성 후 급속 열처리 공정을 수행함으로써, 게이트 전극 양측 하부의 게이트 산화막의 손상을 치유(curing) 할 수 있고, 동시에 기판내의 응력 및 결함을 제거하여 후속 열처리 단계에서 발생되는 접합 손상을 방지할 수 있다. 따라서, 게이트 절연막의 품질을 향상시킬 수 있고, 접합 누설 전류를 최소화 할 수 있다.

Description

반도체 장치의 제조 방법(A METHOD FOR FABRICATING SEMICONDUCTOR DEVICE)
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 좀 더 구체적으로는 반도체 기판의 결함에 의한 접합 누설 전류를 최소화하는 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치(semiconductor device)는 사진 식각(photolithography) 공정, 이온주입(ion implantation) 공정, 확산(diffusion) 공정, 그리고 세정(cleaning) 공정 등의 단위 공정을 반복함으로써 완성된다. 이러한 단위 공정 기술이 발달로 반도체 장치가 고집적화 됨에 따라, 반도체 메모리 장치는 기가 디램(giga DRAM) 시대를 맞이하게 되었다.
그러나, 소자의 크기가 0.10 ㎛ 이하로 스케일다운(scale down) 됨에 따라, 제조 공정 중에 발생되는 응력(stress)이 더욱 증가하게 되었다. 이러한 응력이 임계치 이상을 넘게 되면 단결정 기판 내에 결정 내 라인 결함(line defect in a crystal)인 전위(dislocation)가 발생되어 응력이 심화된다.
반도체 장치의 고집적화에 따른 소자 분리 방법으로 얕은 트렌치 격리(shallow trench isolation) 방법이 사용되고 있다. 상기 얕은 트렌치 격리 방법은 그 구조상 기존의 LOCOS(local oxidation of silicon) 방법에 비하여 기판 내에 많은 응력을 유발하게 된다. 이러한 얕은 트렌치 격리 방법을 사용하는 반도체 장치가 증가함에 따라, P. M. Fahey et. al.에 의한 "stress-induces dislocations in silicon integrated circuits"(IBM J. RES. DEVELOP, v. 36, p 158, 1992)와 같은 논문에서 보고된 바와 같이, 전위 및 집단적 격자 결함(extended defect) 등에 의한 접합 손상(junction damage) 및 이를 개선하기 위한 보고가 증가되고 있다.
한편, 소자 접합 형성 기술로 도핑 농도(doping concentration) 및 도핑 프로파일(doping profile)의 제어가 용이한 이온주입(ion implantation) 방법이 많이 사용되어 오고 있다. 그러나, 높은 에너지를 갖는 이온들이 단결정 실리콘을 투과함에 따라, 도핑 농도가 임계치 이상을 넘게 되면 실리콘 기판의 결정성이 깨져 비정질층(amorphous layer)을 형성하게 된다. 이러한 비정질층은 후속 열처리 공정으로 그 결정성을 회복하게 되는데, 이 열처리 과정 중에 잔류 결함이 서로 모여 집단적인 격자 결함, 무리 결함(stacking fault), 그리고 전위 루프(dislocation loop) 등을 형성하게 된다.("Formation of extended defects in silicon by high energy implantation of B and P", J. Y. Cheng et. al., J. Appl. Phys., v.80(4), p.2105, 1996), ("Annealing behaviors of dislocation loops near the projected range in high-dose As implanted (001) Si", S. N. Hsu, et. al., J. Appl. Phys. v.86(9) p.4503, 1990)
도 1은 종래의 반도체 기판 내의 결함들을 보여주는 XTEM(X-transmission electron microscopy) 사진이다.
상술한 바와 같은 반도체 장치의 제조 공정 중에 발생되는 전위, 무리 결함, 집단적 격자 결함 등이 도 1에 참조 부호 'A'로 나타낸 바와 같이, 반도체 장치의 p/n 접합의 공핍 영역(depletion region)을 관통하게 되는 경우, 반도체 장치는 비정상적인(abnormal) 접합 특성을 갖게 된다.
도 2는 종래의 p/n 접합의 전기적 특성(electric characteristics)을 보여주는 그래프이다.
도 2에 있어서, 종래 p/n 접합에 역 바이어스(reverse bias)를 인가한 경우의 그래프 특성을 살펴보면, 상기 접합에 대한 전류가 비정상적으로 많이 흐름을 알 수 있다. 이러한 문제점은 반도체 장치의 대기 전류(stanby current)를 증가시키게 된다. 이에 따라, 저 소비 전력(low power consumption) 소자의 제조에 심각한 문제를 야기하게 될 뿐아니라, 대기 전류가 높을 경우에는 반도체 장치의 동작 불량을 유발하게 된다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 반도체 기판 내에 존재하는 전위 및 집단적 격자 결함 등을 제거함으로써 후속 열처리 공정시 발생되는 접합 손상을 방지할 수 있는 반도체 장치의 제조 방법을 제공함에 그 목적이 있다.
본 발명의 다른 목적은 게이트 전극 형성을 위한 식각 및 세정 공정시 발생된 게이트 절연막 손상을 치유(curing) 할 수 있는 반도체 장치의 제조 방법을 제공함에 있다.
제1도는 종래의 반도체 기판 내의 결함들을 보여주는 XTEM(X-transmission electron microscopy) 사진.
제2도는 종래의 p/n 접합의 전기적 특성을 보여주는 그래프.
제3a도 내지 제3e도는 본 발명의 실시예에 따른 반도체 장치의 제조 방법의 공정들을 순차적으로 보여주는 흐름도.
제4도는 제3c도의 참조 번호 19의 확대도.
제5도는 제3d도의 참조 번호 20의 확대도.
제6도는 종래 및 본 발명에 따른 p/n 접합의 역 바이어스 전압(reverse bias voltage)에 대한 역 바이어스 전류(reverse bias current)를 보여주는 그래프.
〈도면의 주요부분에 대한 부호의 설명〉
10 : 반도체 기판 12 : 소자격리막
14a, 14b : 웰 영역 16 : 게이트 절연막
18a, 18b : 게이트 전극들 22 : 절연막
24 : 게이트 스페이서 26a, 26b : 소오스/드레인 영역
[구성]
상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 장치의 제조 방법은, 반도체 기판 상에 활성 영역과 비활성 영역을 정의하기 위해 소자격리막을 형성하는 단계; 상기 활성 영역 내로 불순물 이온을 주입하여 적어도 하나의 불순물 영역을 형성하는 단계; 상기 활성 영역 상에 게이트 절연막을 사이에 두고 게이트 전극을 형성하는 단계; 상기 소자격리막 및 불순물 이온주입 형성시 발생된 기판 내의 응력 및 결함을 제거하기 위해 반도체 기판을 급속 열처리(rapid thermal process) 하는 단계를 포함한다.
[작용]
도 6을 참조하면, 본 발명의 실시예에 따른 신규한 반도체 장치의 제조 방법은, 얕은 트렌치 격리가 형성된 후, 웰 이온주입 등이 수행된다. 얕은 트렌치 격리 및 이온주입 공정시 발생된 기판 내의 응력 및 결함을 제거하기 위해 급속 열처리 공정이 수행된다. 이와 같은 반도체 장치의 제조 방법에 의해서, 게이트 전극 형성 후 급속 열처리 공정을 수행함으로써, 게이트 전극 양측 하부의 게이트 산화막의 손상을 치유 할 수 있고, 기판 내의 응력 및 결함에 의한 접합 손상을 방지할 수 있다. 따라서, 게이트 절연막의 품질(quality; QBD, TDDB)을 향상시킬 수 있고, 접합 누설 전류를 최소화 할 수 있는 효과가 있다.
[실시예]
이하, 도 3 내지 도 6을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 장치의 제조 방법의 공정들을 순차적으로 보여주는 흐름도 이다.
도 3a를 참조하면, 반도체 기판(10) 상에 활성 영역(active region)과 비활성 영역(isolation region)을 정의하기 위해 소자격리막(device isolation layer)(12)이 형성된다. 상기 소자격리막(12)은 여기서, 얕은 트렌치 격리(shallow trench isolation) 방법으로 형성된다. 좀 더 구체적으로, 반도체 기판(10) 상에 활성 영역 포토 패턴(photoresist pattern)이 형성된 후, 마스크(mask) 식각 공정, 트렌치 식각 공정, 격리막 증착, 그리고 CMP(chemical mechanical polishing) 공정이 수행된다. 결과적으로, 활성 영역과 비활성 영역이 상호 평탄한 표면을 갖는 소자격리막(12)이 형성된다.
도 3b에 있어서, 모오스 트랜지스터(MOS transistor)가 형성될 영역에 대해 웰(well) 이온주입 공정이 수행된다. 그리고, 소자와 소자 분리 특성을 개선하기 위한 채널 정지(channel stop) 이온주입 공정 및 트랜지스터의 문턱 전압(threshold voltage)을 조절하기 위한 문턱 전압 조절 이온주입 공정 등이 수행된다. 그러면, 각각 웰 영역(14a, 14b), 채널 정지 영역(도면에 미도시), 그리고 문턱 전압 조절 영역(도면에 미도시)이 형성된다. 상기 웰 영역(14a, 14b)은 p형 웰 영역(14a) 및 n형 웰 영역(14b)을 포함한다.
도 3c를 참조하면, 상기 활성 영역 상에 게이트 절연막(16)을 사이에 두고, 게이트 전극들(18a, 18b)이 형성된다. 상기 게이트 절연막(16)은 예를 들어, 산화막으로 형성되고, 상기 게이트 전극들(18a, 18b)은 예를 들어, 폴리실리콘막 상에 금속 실리사이드(metal silicide)막이 적층된 다층막으로 형성된다. 상기 게이트 전극들(18a, 18b)은 상기 다층막이 증착된 후, 이 분야에서 잘 알려진 포토리소그라피(photolithography) 공정을 사용하여 패터닝(patterning) 함으로써 형성된다.
도 4는 도 3c의 참조 번호 19의 확대도 이다.
그러나, 상기 게이트 전극 형성을 위한 식각 및 세정 공정에서 도 4에서와 같이, 상기 게이트 전극들(18a, 18b) 양측 하부의 게이트 절연막(16) 손상이 발생된다.
도 3d에 있어서, 상기 반도체 기판(10)에 대해 본 발명에 따른 핵심 공정인 급속 열처리(rapid thermal process: RTP) 공정이 수행된다. 상기 급속 열처리 공정은 상기 손상된 게이트 절연막(16)을 치유(curing)하고, 상기 얕은 트렌치 격리인 소자격리막(12) 형성 및 이온주입 공정 수행시 발생된 반도체 기판(10) 내의 응력 및 결함 등을 제거하기 위해 수행된다.
상기 급속 열처리 공정은 바람직하게 최소한 격자 결함을 제거하고, 이온주입 공정으로 주입된 불순물의 확산을 최대한 억제하는 조건으로 수행되어야 한다. 일반적으로 급속 열처리 공정은 노(furnace) 열처리 공정에 비해 매우 짧은 시간에 고온에 도달하기 때문에 응력을 완화시키는 효과가 우수하며, 이온주입 공정으로 주입된 불순물(dopant)이 확산되는 것을 최대한 억제하면서 격자 결함을 제거하는데 매우 유리하다.
만일, 상기 이온주입 공정에 의해서 발생된 격자 결함이 제거되지 않으면, 후속의 열처리 공정 예를 들어, 소오스/드레인 활성화(activation) 열처리 공정 내지 커패시터 유전막 형성 공정 동안에 집단적 격자 결함 및 전위 등을 형성하여 성장하고 이동된다. 특히, 소자격리막(12)의 에지(edge) 부분으로 이동된다. 또한, 열 응력(thermal stress)이 임계 응력을 초과하게 되면 실리콘 단결정 기판 내에 전위가 발생된다.(J. F. Ziegler, "Ion implantation science and technology", pp. 63 - 92, Academic press, 1998).
이때, 트랜지스터의 게이트 채널 길이(Lgate)가 작아짐에 따라, 트랜지스터의 숏 채널 효과(short channel effect)를 최대한 억제하기 위해서 소오스/드레인의 접합의 깊이를 줄이는 것이 매우 중요하다. 이온주입 공정으로 주입된 불순물이 확산하기 위해서는 약 3 eV 내지 4 eV의 에너지가 요구되고, 격자 결함(interstitial 및 vacancy 등)을 제거하기 위해서는 약 5eV의 에너지가 요구된다. 확산 거리(L)는, L ∝ (D×T)1/2(D : 확산 계수, T : 시간)으로서, 시간과 비례한다.
상술한 바와 같이 최소한 격자 결함을 제거하고, 최대한 불순물의 확산을 억제하기 위해서, 상기 급속 열처리 공정은 바람직하게, 800℃ 내지 1200℃의 온도 범위 내에서, 약 2초 내지 200초 동안 수행된다.
또한, 상기 급속 열처리 공정은 산소(O2) 분위기 내지 Ar 등의 비활성 가스 분위기 내지 질소(N2) 분위기 내지 암모니아(NH3) 분위기 내에서 수행된다.
도 5는 도 3d의 참조 번호 20의 확대도 이다.
상기 분위기 내에서 급속 열처리 공정이 수행됨에 따라 도 5에 도시된 바와 같이, 상기 게이트 절연막(16)의 손상된 부위에 산화막 내지 질화막 등의 절연막(22)이 형성되어 게이트 절연막(16)이 치유된다.
상기 산소 분위기의 경우, 실리콘 단결정 표면에서 산화가 이루어지면서 새로운 결함(interstitial 등)이 생성될 수 있으므로, 비교적 새로운 격자 결함이 생성되지 않는 상기 비활성 가스 분위기 내지 반응성이 작은 질소 분위기 내지 암모니아 분위기 내에서 수행되는 것이 보다 바람직하다.
상술한 바와 같이, 실리콘 단결정 기판 내에 발생된 응력 및 격자 결함이 제거됨으로써, 후속 열처리 동안에 집단적 격자 결함 및 전위 등으로 성장 및 이동되는 것이 방지된다. 이로써, 종래와 같이, 집단적 격자 결함 및 전위 등이 p/n 접합의 공핍 영역 내에 존재하여 비정상적인 p/n 접합 특성이 발생되는 것이 방지된다.
마지막으로, 상기 게이트 전극(18a, 18b)의 양측벽에 게이트 스페이서(24)가 형성된다. 상기 게이트 스페이서(24)는 산화막 내지 질화막 등으로 형성된다. 상기 게이트 스페이서(24) 양측의 활성 영역 상에 고농도 불순물 이온이 주입된다. 그러면, 활성 영역 내의 고농도의 소오스/드레인 영역(26a, 26b) 예를 들어, n+형 소오스 드레인 영역(26a) 및 p+형 소오스/드레인 영역(26b)이 각각 형성되어 도 3e에 도시된 바와 같이, 트랜지스터들이 형성된다. 이때 상기 게이트 스페이서(24) 형성 전에 상기 게이트 전극(18a, 18b) 양측의 활성 영역 상에 LDD(lightly doped drain)를 형성하기 위한 저농도 불순물 이온이 주입된다.
도 6은 종래 및 본 발명에 따른 p/n 접합의 역 바이어스 전압(reverse bias voltage)에 대한 역 바이어스 전류(reverse bias current)를 보여주는 그래프이다.
도 6를 참조하면, p+/n 접합에 역 바이어스 인가시, 종래의 그래프(2)는 비정상적인 접합 특성을 나타내는 반면, 급속 열처리 공정이 수행된 본 발명의 그래프(30)는 정상적인 접합 특성을 나타낸다.
본 발명은 게이트 전극 형성 후 급속 열처리 공정을 수행함으로써, 게이트 전극 양측 하부의 게이트 산화막의 손상을 치유할 수 있고, 동시에 기판 내의 응력 및 결함을 제거하여 접합 손상을 방지할 수 있으며, 따라서 게이트 절연막의 품질을 향상시킬 수 있고, 접합 누설 전류를 최소화 할 수 있는 효과가 있다.

Claims (4)

  1. 반도체 기판의 소정영역에 활성 영역과 비활성 영역을 정의하기 위해 얕은 트렌치 격리 공정을 사용하여 소자격리막을 형성하는 단계; 상기 활성 영역 내로 불순물 이온을 주입하여 적어도 하나의 불순물 영역을 형성하는 단계; 상기 활성 영역 상에 게이트 절연막을 사이에 두고 게이트 전극을 형성하는 단계; 및 상기 소자격리막 및 불순물 이온주입 형성시 발생된 기판 내의 응력 및 결함을 제거하기 위해 상기 게이트 전극이 형성된 반도체 기판을 급속 열처리(rapid thermal process) 하는 단계를 포함하되, 상기 급속 열처리는 산소, 아르곤 가스, 질소 및 암모니아로 이루어진 일 군중 어느 하나의 분위기 및 800℃ 내지 1200℃의 온도에서 2초 내지 200초 동안 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 불순물 이온주입은, 웰(well) 이온주입, 채널 정지(channel stop) 이온 주입, 그리고 문턱 전압(threshold voltage) 조절 이온주입 중 어느 하나인 반도체 장치의 제조 방법.
  3. 제1항에 있어서, 상기 급속 열처리는, 최소한 격자 결함을 제거하고, 최대한 불순물 이온의 확산을 억제하는 조건으로 수행되는 반도체 장치의 제조 방법.
  4. 제1항에 있어서, 상기 급속 열처리는, 상기 게이트 전극 형성시 발생된 게이트 전극 양측 하부의 게이트 절연막의 손상을 치유(curing)하는 반도체 장치의 제조 방법.
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