JPH0555232A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0555232A JPH0555232A JP24042091A JP24042091A JPH0555232A JP H0555232 A JPH0555232 A JP H0555232A JP 24042091 A JP24042091 A JP 24042091A JP 24042091 A JP24042091 A JP 24042091A JP H0555232 A JPH0555232 A JP H0555232A
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Abstract
(57)【要約】
【目的】 結晶欠陥を不純物拡散層の表面にゲッタリン
グすることにより、リーク電流を防止するようにした半
導体装置の製造方法を提供することである。 【構成】 半導体基板２の表面にイオン注入を行い不純
物の拡散層１６，２０を形成する半導体装置の製造方法
において、イオン注入を行う前に、半導体基板２の表面
に、アモルファスシリコンなどで構成されるバッファ層
１４を被覆し、このバッファ層１４の上からイオン注入
を行い、イオン注入された半導体装置をアニール処理
し、結晶欠陥を、上記バッファ層１４と拡散層１６，２
０との不整合界面１８付近に取り込み、ゲッタリングを
行う。
グすることにより、リーク電流を防止するようにした半
導体装置の製造方法を提供することである。 【構成】 半導体基板２の表面にイオン注入を行い不純
物の拡散層１６，２０を形成する半導体装置の製造方法
において、イオン注入を行う前に、半導体基板２の表面
に、アモルファスシリコンなどで構成されるバッファ層
１４を被覆し、このバッファ層１４の上からイオン注入
を行い、イオン注入された半導体装置をアニール処理
し、結晶欠陥を、上記バッファ層１４と拡散層１６，２
０との不整合界面１８付近に取り込み、ゲッタリングを
行う。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係わり、特に結晶欠陥を不純物拡散層の表面にゲッタリ
ングすることによりリーク電流を防止するようにした半
導体装置の製造方法に関する。
係わり、特に結晶欠陥を不純物拡散層の表面にゲッタリ
ングすることによりリーク電流を防止するようにした半
導体装置の製造方法に関する。
【０００２】
【従来の技術】ハーフミクロンからクォータミクロンへ
とデバイスの微細化が図られると、接合深さを０．１μ
ｍ以下に浅くすることが必要となる。そのため、低エネ
ルギーでイオン注入した浅い不純物分布の半導体装置
を、低温でアニール処理し、これにより、不純物の活性
化及び結晶欠陥の回復を図ることが大きな課題となって
いる。
とデバイスの微細化が図られると、接合深さを０．１μ
ｍ以下に浅くすることが必要となる。そのため、低エネ
ルギーでイオン注入した浅い不純物分布の半導体装置
を、低温でアニール処理し、これにより、不純物の活性
化及び結晶欠陥の回復を図ることが大きな課題となって
いる。
【０００３】
【発明が解決しようとする課題】ところが、このように
デバイスの微細化が図られると、アニール温度の低温化
により不純物の拡散が抑えられた結果、イオン注入によ
り形成された欠陥が、アニールにより広がった不純物拡
散層内に取り込まれず、リーク電流が増大するという問
題点を有している。
デバイスの微細化が図られると、アニール温度の低温化
により不純物の拡散が抑えられた結果、イオン注入によ
り形成された欠陥が、アニールにより広がった不純物拡
散層内に取り込まれず、リーク電流が増大するという問
題点を有している。
【０００４】本発明は、このような実状に鑑みてなさ
れ、結晶欠陥を不純物拡散層の表面にゲッタリングする
ことにより、リーク電流を防止するようにした半導体装
置の製造方法を提供することを目的とする。
れ、結晶欠陥を不純物拡散層の表面にゲッタリングする
ことにより、リーク電流を防止するようにした半導体装
置の製造方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置の製造方法は、半導体基板の表
面にイオン注入を行い不純物の拡散層を形成する半導体
装置の製造方法において、イオン注入を行う前に、半導
体基板の表面に、バッファ層を被覆し、このバッファ層
の上からイオン注入を行い、イオン注入された半導体装
置をアニール処理し、結晶欠陥を、上記バッファ層と拡
散層との不整合界面付近に取り込み、ゲッタリングを行
うことを特徴としている。上記バッファ層は、ＣＶＤ法
により成膜されるアモルファスシリコン層またはポリシ
リコン層で構成されることが好ましい。
に、本発明の半導体装置の製造方法は、半導体基板の表
面にイオン注入を行い不純物の拡散層を形成する半導体
装置の製造方法において、イオン注入を行う前に、半導
体基板の表面に、バッファ層を被覆し、このバッファ層
の上からイオン注入を行い、イオン注入された半導体装
置をアニール処理し、結晶欠陥を、上記バッファ層と拡
散層との不整合界面付近に取り込み、ゲッタリングを行
うことを特徴としている。上記バッファ層は、ＣＶＤ法
により成膜されるアモルファスシリコン層またはポリシ
リコン層で構成されることが好ましい。
【０００６】
【作用】本発明の半導体装置の製造方法では、例えばア
モルファスシリコン層から成るバッファ層の上から、イ
オン注入を行い、その後アニール処理することで、例え
ばソース・ドレイン領域となる不純物拡散層を形成す
る。その際に、バッファ層と不純物拡散層との間に形成
された格子不整合界面に、イオン注入時などに発生した
結晶欠陥をゲッタリングすることができる。したがっ
て、結晶欠陥は、不純物拡散層の表面に取り込むことが
可能になり、拡散層下に結晶欠陥が生じることによりリ
ーク電流が発生することを有効に防止することが可能に
なる。なお、バッファ層として用いたアモルファスシリ
コン層は、アニール処理後に、ＣＦ4 及びＯ2 ガス雰囲
気下でのプラズマエッチング等により除去するので、不
純物拡散層と電極配線層とのコンタクト抵抗が増大する
こともない。
モルファスシリコン層から成るバッファ層の上から、イ
オン注入を行い、その後アニール処理することで、例え
ばソース・ドレイン領域となる不純物拡散層を形成す
る。その際に、バッファ層と不純物拡散層との間に形成
された格子不整合界面に、イオン注入時などに発生した
結晶欠陥をゲッタリングすることができる。したがっ
て、結晶欠陥は、不純物拡散層の表面に取り込むことが
可能になり、拡散層下に結晶欠陥が生じることによりリ
ーク電流が発生することを有効に防止することが可能に
なる。なお、バッファ層として用いたアモルファスシリ
コン層は、アニール処理後に、ＣＦ4 及びＯ2 ガス雰囲
気下でのプラズマエッチング等により除去するので、不
純物拡散層と電極配線層とのコンタクト抵抗が増大する
こともない。
【０００７】
【実施例】以下、本発明の一実施例に係る半導体装置の
製造方法について、図面を参照しつつ詳細に説明する。
図１〜図３は本発明の一実施例に係るＬＤＤ構造のＭＯ
Ｓ型半導体装置の製造過程を示す概略断面図、図４〜図
６は本発明の他の実施例に係るＧＯＬＤ構造のＭＯＳ型
半導体装置の製造過程を示す概略断面図である。
製造方法について、図面を参照しつつ詳細に説明する。
図１〜図３は本発明の一実施例に係るＬＤＤ構造のＭＯ
Ｓ型半導体装置の製造過程を示す概略断面図、図４〜図
６は本発明の他の実施例に係るＧＯＬＤ構造のＭＯＳ型
半導体装置の製造過程を示す概略断面図である。
【０００８】図１〜３に示す実施例は、本発明の製造方
法を用いてＬＤＤ（Lightly DopedDrain ）構造のＰチ
ャネルＭＯＳトランジスタを製造する場合の一例を示し
ている。この実施例では、図１に示すように、まず、Ｎ
型のシリコン基板などで構成される半導体基板２の表面
に、素子分離領域としての選択酸化領域４を形成すると
共に、ゲート絶縁酸化膜層６を形成し、その上に所定パ
ターンのゲート電極層８を形成する。ゲート電極層８
は、例えばポリシリコン層で構成される。
法を用いてＬＤＤ（Lightly DopedDrain ）構造のＰチ
ャネルＭＯＳトランジスタを製造する場合の一例を示し
ている。この実施例では、図１に示すように、まず、Ｎ
型のシリコン基板などで構成される半導体基板２の表面
に、素子分離領域としての選択酸化領域４を形成すると
共に、ゲート絶縁酸化膜層６を形成し、その上に所定パ
ターンのゲート電極層８を形成する。ゲート電極層８
は、例えばポリシリコン層で構成される。
【０００９】このゲート電極層８の両側に、Ｐ- 低濃度
拡散領域１０を形成するためのイオン注入を行い、その
後、酸化珪素で構成されるサイドウォール１２を電極層
８の両側端部に形成する。サイドウォール１２の幅は、
特に限定されないが、例えば、０．２５〜０．３μｍ程
度である。従来では、低濃度拡散領域１０の表面には、
ゲート絶縁酸化膜層６を形成するための酸化珪素膜層を
残したままにし、これを高濃度拡散層形成時のイオン注
入用のバッファ層としていた。本実施例では、サイドウ
ォール１２の下に位置する低濃度不純物拡散層１０の表
面以外の低濃度不純物拡散層１０の表面に形成してある
酸化珪素膜層を除去する。この除去は、サイドウォール
１２を形成するためのＲＩＥ等の異方性エッチング時に
同時に行われる。
拡散領域１０を形成するためのイオン注入を行い、その
後、酸化珪素で構成されるサイドウォール１２を電極層
８の両側端部に形成する。サイドウォール１２の幅は、
特に限定されないが、例えば、０．２５〜０．３μｍ程
度である。従来では、低濃度拡散領域１０の表面には、
ゲート絶縁酸化膜層６を形成するための酸化珪素膜層を
残したままにし、これを高濃度拡散層形成時のイオン注
入用のバッファ層としていた。本実施例では、サイドウ
ォール１２の下に位置する低濃度不純物拡散層１０の表
面以外の低濃度不純物拡散層１０の表面に形成してある
酸化珪素膜層を除去する。この除去は、サイドウォール
１２を形成するためのＲＩＥ等の異方性エッチング時に
同時に行われる。
【００１０】次に、図２に示すように、図１に示す状態
の半導体基板２の全面に、バッファ層１４を成膜する。
バッファ層１４は、例えばＣＶＤ法により堆積されたア
モルファスシリコン層で構成される。このバッファ層１
４の膜厚は、特に限定されないが、例えば１００〜２０
０オングストローム程度である。
の半導体基板２の全面に、バッファ層１４を成膜する。
バッファ層１４は、例えばＣＶＤ法により堆積されたア
モルファスシリコン層で構成される。このバッファ層１
４の膜厚は、特に限定されないが、例えば１００〜２０
０オングストローム程度である。
【００１１】バッファ層１４が形成された後には、次
に、Ｐ+ の高濃度不純物拡散領域１６を形成するための
イオン注入及びアニール処理を行う。イオン注入に際し
ては、例えばＢＦ2 イオンを用いる。アニール処理時の
加熱温度は、特に限定されないが、例えば７００〜８０
０°Ｃ程度である。このアニール処理に際しては、アモ
ルファスシリコン層から成るバッファ層１４と、高濃度
不純物拡散層１６となる半導体基板２の表面との間に
は、格子不整合界面１８が存在するので、この界面１８
付近の拡散領域１６に、イオン注入時などに生じた結晶
欠陥を取り込み、ゲッタリングすることが可能になる。
に、Ｐ+ の高濃度不純物拡散領域１６を形成するための
イオン注入及びアニール処理を行う。イオン注入に際し
ては、例えばＢＦ2 イオンを用いる。アニール処理時の
加熱温度は、特に限定されないが、例えば７００〜８０
０°Ｃ程度である。このアニール処理に際しては、アモ
ルファスシリコン層から成るバッファ層１４と、高濃度
不純物拡散層１６となる半導体基板２の表面との間に
は、格子不整合界面１８が存在するので、この界面１８
付近の拡散領域１６に、イオン注入時などに生じた結晶
欠陥を取り込み、ゲッタリングすることが可能になる。
【００１２】バッファ層１４は、ゲッタリング後には不
用となるので、図３に示すように、ＣＦ4 及びＯ2 ガス
雰囲気下でのプラズマエッチング等により除去する。こ
のため、不純物拡散層１６と図示しない電極配線層との
コンタクト抵抗が増大することもない。
用となるので、図３に示すように、ＣＦ4 及びＯ2 ガス
雰囲気下でのプラズマエッチング等により除去する。こ
のため、不純物拡散層１６と図示しない電極配線層との
コンタクト抵抗が増大することもない。
【００１３】次に、本発明の他の実施例を、図４〜６を
参照して説明する。図４〜６に示す実施例は、本発明の
製造方法を用いてＧＯＬＤ（Gate Overlapped Drain
）構造のＰチャネルＭＯＳトランジスタを製造する場
合の一例を示している。
参照して説明する。図４〜６に示す実施例は、本発明の
製造方法を用いてＧＯＬＤ（Gate Overlapped Drain
）構造のＰチャネルＭＯＳトランジスタを製造する場
合の一例を示している。
【００１４】この実施例では、図１に示すように、ま
ず、Ｎ型のシリコン基板などで構成される半導体基板２
の表面に、素子分離領域としての選択酸化領域４を形成
すると共に、ゲート絶縁酸化膜層６を形成し、その上に
所定パターンのゲート電極層８を形成する。ゲート電極
層８は、例えばポリシリコン層で構成される。
ず、Ｎ型のシリコン基板などで構成される半導体基板２
の表面に、素子分離領域としての選択酸化領域４を形成
すると共に、ゲート絶縁酸化膜層６を形成し、その上に
所定パターンのゲート電極層８を形成する。ゲート電極
層８は、例えばポリシリコン層で構成される。
【００１５】次に、酸化珪素で構成されるサイドウォー
ル１２をゲート電極層８の両側端部に形成する。サイド
ウォール１２の幅は、特に限定されないが、例えば、約
０．１μｍ程度である。従来では、ソース・ドレイン領
域となる半導体基板２の表面には、ゲート絶縁酸化膜層
６を形成するための酸化珪素膜層を残したままにし、こ
れをソース・ドレイン領域となる拡散層形成時のイオン
注入用のバッファ層としていた。本実施例では、ゲート
電極層８及びサイドウォール１２の下に位置するゲート
絶縁酸化膜層６以外の半導体基板２の表面に形成してあ
る酸化珪素膜層を除去する。この除去は、サイドウォー
ル１２を形成するためのＲＩＥ等の異方性エッチング時
に同時に行われる。
ル１２をゲート電極層８の両側端部に形成する。サイド
ウォール１２の幅は、特に限定されないが、例えば、約
０．１μｍ程度である。従来では、ソース・ドレイン領
域となる半導体基板２の表面には、ゲート絶縁酸化膜層
６を形成するための酸化珪素膜層を残したままにし、こ
れをソース・ドレイン領域となる拡散層形成時のイオン
注入用のバッファ層としていた。本実施例では、ゲート
電極層８及びサイドウォール１２の下に位置するゲート
絶縁酸化膜層６以外の半導体基板２の表面に形成してあ
る酸化珪素膜層を除去する。この除去は、サイドウォー
ル１２を形成するためのＲＩＥ等の異方性エッチング時
に同時に行われる。
【００１６】次に、図５に示すように、図４に示す状態
の半導体基板２の全面に、バッファ層１４を成膜する。
バッファ層１４は、例えばＣＶＤ法により堆積されたア
モルファスシリコン層で構成される。このバッファ層１
４の膜厚は、特に限定されないが、例えば１００〜２０
０オングストローム程度である。
の半導体基板２の全面に、バッファ層１４を成膜する。
バッファ層１４は、例えばＣＶＤ法により堆積されたア
モルファスシリコン層で構成される。このバッファ層１
４の膜厚は、特に限定されないが、例えば１００〜２０
０オングストローム程度である。
【００１７】バッファ層１４が形成された後には、次
に、不純物拡散領域２０を形成するためのイオン注入及
びアニール処理を行う。イオン注入に際しては、例えば
ＢＦ2イオンを用いる。イオン注入に際しては、本実施
例では、ＧＯＬＤ構造を得るために、半導体基板２を回
転しながら、大傾斜角で不純物イオンを注入する。この
ようなイオン注入を行うことで、不純物イオンが、ゲー
ト電極層８の両側端部下方に位置する半導体基板２の表
面にも注入される。その結果、ＧＯＬＤ構造のＭＯＳ回
路が得られる。また、アニール処理時の加熱温度は、特
に限定されないが、例えば７００〜８００°Ｃ程度であ
る。このアニール処理に際しては、アモルファスシリコ
ン層から成るバッファ層１４と、不純物拡散層２０とな
る半導体基板２の表面との間には、格子不整合界面１８
が存在するので、この界面１８付近の拡散領域２０に、
イオン注入時などに生じた結晶欠陥を取り込み、ゲッタ
リングすることが可能になる。
に、不純物拡散領域２０を形成するためのイオン注入及
びアニール処理を行う。イオン注入に際しては、例えば
ＢＦ2イオンを用いる。イオン注入に際しては、本実施
例では、ＧＯＬＤ構造を得るために、半導体基板２を回
転しながら、大傾斜角で不純物イオンを注入する。この
ようなイオン注入を行うことで、不純物イオンが、ゲー
ト電極層８の両側端部下方に位置する半導体基板２の表
面にも注入される。その結果、ＧＯＬＤ構造のＭＯＳ回
路が得られる。また、アニール処理時の加熱温度は、特
に限定されないが、例えば７００〜８００°Ｃ程度であ
る。このアニール処理に際しては、アモルファスシリコ
ン層から成るバッファ層１４と、不純物拡散層２０とな
る半導体基板２の表面との間には、格子不整合界面１８
が存在するので、この界面１８付近の拡散領域２０に、
イオン注入時などに生じた結晶欠陥を取り込み、ゲッタ
リングすることが可能になる。
【００１８】バッファ層１４は、ゲッタリング後には不
用となるので、図６に示すように、ＣＦ4 及びＯ2 ガス
雰囲気下でのプラズマエッチング等により除去する。こ
のため、不純物拡散層２０と図示しない電極配線層との
コンタクト抵抗が増大することもない。
用となるので、図６に示すように、ＣＦ4 及びＯ2 ガス
雰囲気下でのプラズマエッチング等により除去する。こ
のため、不純物拡散層２０と図示しない電極配線層との
コンタクト抵抗が増大することもない。
【００１９】なお、本発明は、上述した実施例に限定さ
れるものではなく、本発明の範囲内で種々に改変するこ
とができる。例えば、上記バッファ層１４は、アモルフ
ァスシリコン層で構成されるのみでなく、例えばドープ
されていないポリシリコン層で構成されても良い。バッ
ファ層１４としては、不純物拡散層との間で格子不整合
界面を形成し、その部分に結晶欠陥のゲッタリングを行
い得る材質の層であれば何でも良い。
れるものではなく、本発明の範囲内で種々に改変するこ
とができる。例えば、上記バッファ層１４は、アモルフ
ァスシリコン層で構成されるのみでなく、例えばドープ
されていないポリシリコン層で構成されても良い。バッ
ファ層１４としては、不純物拡散層との間で格子不整合
界面を形成し、その部分に結晶欠陥のゲッタリングを行
い得る材質の層であれば何でも良い。
【００２０】
【発明の効果】以上説明してきたように、本発明によれ
ば、例えばアモルファスシリコン層から成るバッファ層
の上から、イオン注入を行うようにしているので、その
後アニール処理することで、バッファ層と不純物拡散層
との間に形成された格子不整合界面に、イオン注入時な
どに発生した結晶欠陥をゲッタリングすることができ
る。したがって、結晶欠陥は、不純物拡散層の表面に取
り込むことが可能になり、拡散層下に結晶欠陥が生じる
ことによりリーク電流が発生することを有効に防止する
ことが可能になる。
ば、例えばアモルファスシリコン層から成るバッファ層
の上から、イオン注入を行うようにしているので、その
後アニール処理することで、バッファ層と不純物拡散層
との間に形成された格子不整合界面に、イオン注入時な
どに発生した結晶欠陥をゲッタリングすることができ
る。したがって、結晶欠陥は、不純物拡散層の表面に取
り込むことが可能になり、拡散層下に結晶欠陥が生じる
ことによりリーク電流が発生することを有効に防止する
ことが可能になる。
【００２１】また、結晶欠陥を不純物拡散層の表面に取
り込むことが可能になるので、本発明の方法は、特に浅
い拡散層を形成する場合に効果が大きくなる。したがっ
て、半導体集積回路の微細化に寄与する。
り込むことが可能になるので、本発明の方法は、特に浅
い拡散層を形成する場合に効果が大きくなる。したがっ
て、半導体集積回路の微細化に寄与する。
【図１】本発明の一実施例に係るＬＤＤ構造のＭＯＳ型
半導体装置の製造過程を示す概略断面図である。
半導体装置の製造過程を示す概略断面図である。
【図２】本発明の一実施例に係るＬＤＤ構造のＭＯＳ型
半導体装置の製造過程を示す概略断面図である。
半導体装置の製造過程を示す概略断面図である。
【図３】本発明の一実施例に係るＬＤＤ構造のＭＯＳ型
半導体装置の製造過程を示す概略断面図である。
半導体装置の製造過程を示す概略断面図である。
【図４】本発明の他の実施例に係るＧＯＬＤ構造のＭＯ
Ｓ型半導体装置の製造過程を示す概略断面図である。
Ｓ型半導体装置の製造過程を示す概略断面図である。
【図５】本発明の他の実施例に係るＧＯＬＤ構造のＭＯ
Ｓ型半導体装置の製造過程を示す概略断面図である。
Ｓ型半導体装置の製造過程を示す概略断面図である。
【図６】本発明の他の実施例に係るＧＯＬＤ構造のＭＯ
Ｓ型半導体装置の製造過程を示す概略断面図である。
Ｓ型半導体装置の製造過程を示す概略断面図である。
２ 半導体基板 ６ ゲート絶縁酸化膜層 ８ ゲート電極層 １０ 低濃度不純物拡散層 １４ バッファ層 １６ 高濃度不純物拡散層 １８ 格子不整合界面 ２０ 不純物拡散層
Claims (2)
- 【請求項１】 半導体基板の表面にイオン注入を行い不
純物の拡散層を形成する半導体装置の製造方法におい
て、イオン注入を行う前に、半導体基板の表面に、バッ
ファ層を被覆し、このバッファ層の上からイオン注入を
行い、イオン注入された半導体装置をアニール処理し、
結晶欠陥を、上記バッファ層と拡散層との不整合界面付
近に取り込み、ゲッタリングを行うことを特徴とする半
導体装置の製造方法。 - 【請求項２】 上記バッファ層は、アモルファスシリコ
ンまたはポリシリコンから成る請求項１に記載の半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24042091A JPH0555232A (ja) | 1991-08-27 | 1991-08-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24042091A JPH0555232A (ja) | 1991-08-27 | 1991-08-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0555232A true JPH0555232A (ja) | 1993-03-05 |
Family
ID=17059214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24042091A Pending JPH0555232A (ja) | 1991-08-27 | 1991-08-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0555232A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5496742A (en) * | 1993-02-22 | 1996-03-05 | Nec Corporation | Method for manufacturing semiconductor device enabling gettering effect |
| US6251712B1 (en) | 1995-03-27 | 2001-06-26 | Semiconductor Energy Laboratory Co., Ltd. | Method of using phosphorous to getter crystallization catalyst in a p-type device |
-
1991
- 1991-08-27 JP JP24042091A patent/JPH0555232A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5496742A (en) * | 1993-02-22 | 1996-03-05 | Nec Corporation | Method for manufacturing semiconductor device enabling gettering effect |
| US6251712B1 (en) | 1995-03-27 | 2001-06-26 | Semiconductor Energy Laboratory Co., Ltd. | Method of using phosphorous to getter crystallization catalyst in a p-type device |
| US6518102B1 (en) * | 1995-03-27 | 2003-02-11 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing transistor semiconductor devices with step of annealing to getter metal with phosphorous |
| US6855580B2 (en) * | 1995-03-27 | 2005-02-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
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