JPH04715A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04715A JPH04715A JP10092590A JP10092590A JPH04715A JP H04715 A JPH04715 A JP H04715A JP 10092590 A JP10092590 A JP 10092590A JP 10092590 A JP10092590 A JP 10092590A JP H04715 A JPH04715 A JP H04715A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体装置の製造方法に関し、
横方向のチャネリングを抑えてチャネル長を所望の値に
することができ、ショートチャネル効果を抑えて素子特
性を向上させることができる半導体装置の製造方法を提
供することを目的とし、シリコン基板上にゲート絶縁膜
及びゲート電極を形成する工程と、該ゲート電極に対し
て斜め方向から該シリコン基板の結晶性を乱すための第
１のイオンを該ゲート電極下の該シリコン基板まで注入
してアモルファス化された第１のイオン注入領域を形成
する工程と、該第１のイオン注入領域を形成する際の注
入角度よりも小さい注入角度でソース／ドレイン拡散層
を形成するための第２のイオンを該ゲート電極下の該シ
リコン基板まで注入して該第１のイオン注入領域内に低
濃度領域と高濃度領域からなる第２のイオン注入領域を
形成する工程と、該第１、第２のイオン注入領域を熱処
理することにより該第１のイオン注入領域を再結晶化し
て結晶性を回復させるとともに、該第２のイオン注入領
域を活性化して低濃度拡散層と高濃度拡散層からなるソ
ース／ドレイン拡散層を形成する工程とを含むように構
成する。
することができ、ショートチャネル効果を抑えて素子特
性を向上させることができる半導体装置の製造方法を提
供することを目的とし、シリコン基板上にゲート絶縁膜
及びゲート電極を形成する工程と、該ゲート電極に対し
て斜め方向から該シリコン基板の結晶性を乱すための第
１のイオンを該ゲート電極下の該シリコン基板まで注入
してアモルファス化された第１のイオン注入領域を形成
する工程と、該第１のイオン注入領域を形成する際の注
入角度よりも小さい注入角度でソース／ドレイン拡散層
を形成するための第２のイオンを該ゲート電極下の該シ
リコン基板まで注入して該第１のイオン注入領域内に低
濃度領域と高濃度領域からなる第２のイオン注入領域を
形成する工程と、該第１、第２のイオン注入領域を熱処
理することにより該第１のイオン注入領域を再結晶化し
て結晶性を回復させるとともに、該第２のイオン注入領
域を活性化して低濃度拡散層と高濃度拡散層からなるソ
ース／ドレイン拡散層を形成する工程とを含むように構
成する。
〔産業上の利用分野〕
本発明は、Ｇａｔｅ−Ｏｖｅｒ Ｌａｐｐｅｄ（Ｌｉｇ
ｈｔｌｙ Ｄｏｐｅｄ）Ｄｒａｉｎ（ＧＯＬＤ）構造の
ＭＯＳ−ＦＥＴの製造方法に適用することができ、特に
、ショートチャネル効果を抑制することができる半導体
装置の製造方法に関する。
ｈｔｌｙ Ｄｏｐｅｄ）Ｄｒａｉｎ（ＧＯＬＤ）構造の
ＭＯＳ−ＦＥＴの製造方法に適用することができ、特に
、ショートチャネル効果を抑制することができる半導体
装置の製造方法に関する。
近年来、半導体集積回路の集積度は向上を続け、それに
伴いその構成素子であるＭＯＳ）ランジスタの大きさも
縮小してきている。また、その構造も特殊なものが採用
されてきており、いわゆるＬＤＤ構造というものがある
。更に、そのＬＤＤ構造も凌ぐ構造のものが最近提案さ
れてきており、ＧＯＬＤ構造というものがある。
伴いその構成素子であるＭＯＳ）ランジスタの大きさも
縮小してきている。また、その構造も特殊なものが採用
されてきており、いわゆるＬＤＤ構造というものがある
。更に、そのＬＤＤ構造も凌ぐ構造のものが最近提案さ
れてきており、ＧＯＬＤ構造というものがある。
ＬＤＤ構造はＬＤＤのすぐ上にゲート電極がないため、
ＬＤＤ部分の寄生抵抗のためトランスコンダクタンスが
低下し、またホットキャリアに対しても弱くなってしま
うという問題がある。これに対してＧＯＬＤ構造はＬＤ
Ｄ上にもゲート電極がある構造になっているため上記問
題を解消できるという利点があり注目されている。
ＬＤＤ部分の寄生抵抗のためトランスコンダクタンスが
低下し、またホットキャリアに対しても弱くなってしま
うという問題がある。これに対してＧＯＬＤ構造はＬＤ
Ｄ上にもゲート電極がある構造になっているため上記問
題を解消できるという利点があり注目されている。
第２図（ａ）〜（ｅ）は従来の半導体装置の製造方法の
一例を説明する図である。図示例の半導体装置はＬＤＤ
形ＰＭＯ３−ＦＥＴに適用する場合である。
一例を説明する図である。図示例の半導体装置はＬＤＤ
形ＰＭＯ３−ＦＥＴに適用する場合である。
この図においては、３１はＳｉ等からなり例えばｎ型の
基板、３２は例えばｎ゛型のチャネルストッパ、３３は
ＳｔＯ□等からなるフィールド酸化膜、３４はＳｉＯ□
等からなるゲート酸化膜、３５はポリシリコン等からな
るゲート電極、３６ａ、３６ｂはｐ型の低濃度拡散層、
３７はＳｉｎ、等からなるサイドウオール、３８ａ、３
８ｂは例えばｐ゛型の高濃度拡散層、３９ａは低濃度拡
散層３６ａ及び高濃度拡散層３８ａからなるソース拡散
層、３９ｂは低濃度拡散層３６ｂ及び高濃度拡散層３８
ｂからなるドレイン拡散層、４０はＳｉｎｇ等からなる
眉間絶縁膜、４１ａ、４１ｂ、４１ｃは層間絶縁膜４０
に形成されたコンタクトホール、４２ａ、４２ｂ、４２
ｃはＡ１等からなる配線層で、配線層４２ａはコンタク
トホール４１ａを介してソース拡散層３９ａとコンタク
トされる配線であり、配線Ｎ４２ｂはコンタクトホール
４１ｂを介してゲート電極３５とコンタクトされる配線
であり、配線層４２ｃはコンタクトホール４１ｃを介し
てドレイン拡散層３９ｂとコンタクトされる配線である
。
基板、３２は例えばｎ゛型のチャネルストッパ、３３は
ＳｔＯ□等からなるフィールド酸化膜、３４はＳｉＯ□
等からなるゲート酸化膜、３５はポリシリコン等からな
るゲート電極、３６ａ、３６ｂはｐ型の低濃度拡散層、
３７はＳｉｎ、等からなるサイドウオール、３８ａ、３
８ｂは例えばｐ゛型の高濃度拡散層、３９ａは低濃度拡
散層３６ａ及び高濃度拡散層３８ａからなるソース拡散
層、３９ｂは低濃度拡散層３６ｂ及び高濃度拡散層３８
ｂからなるドレイン拡散層、４０はＳｉｎｇ等からなる
眉間絶縁膜、４１ａ、４１ｂ、４１ｃは層間絶縁膜４０
に形成されたコンタクトホール、４２ａ、４２ｂ、４２
ｃはＡ１等からなる配線層で、配線層４２ａはコンタク
トホール４１ａを介してソース拡散層３９ａとコンタク
トされる配線であり、配線Ｎ４２ｂはコンタクトホール
４１ｂを介してゲート電極３５とコンタクトされる配線
であり、配線層４２ｃはコンタクトホール４１ｃを介し
てドレイン拡散層３９ｂとコンタクトされる配線である
。
次に、その製造方法について説明する。
ここでは、まず例えばＣＶＤ法により基板３１上にＳｉ
ｎ、及びＳ ｉｓ Ｎ−を堆積してシリコン酸化膜及び
シリコン窒化膜を形成し、例えばＲＩＥによりシリコン
窒化膜をバターニングしてシリコン窒化膜からなるマス
クを形成した後、例えば不純物がＰ（リン）のイオン注
入により基板３１内にチャネルストッパ３２を形成する
。次いで、シリコン窒化膜からなるマスクを用い、ＬＯ
ＣＯ３により基板３１を酸化してフィールド酸化膜３３
を形成した後、マスクとして用いたシリコン窒化膜及び
シリコン酸化膜を除去する（第２図（ａ））。
ｎ、及びＳ ｉｓ Ｎ−を堆積してシリコン酸化膜及び
シリコン窒化膜を形成し、例えばＲＩＥによりシリコン
窒化膜をバターニングしてシリコン窒化膜からなるマス
クを形成した後、例えば不純物がＰ（リン）のイオン注
入により基板３１内にチャネルストッパ３２を形成する
。次いで、シリコン窒化膜からなるマスクを用い、ＬＯ
ＣＯ３により基板３１を酸化してフィールド酸化膜３３
を形成した後、マスクとして用いたシリコン窒化膜及び
シリコン酸化膜を除去する（第２図（ａ））。
次に、第２図（ｂ）に示すように、例えば熱酸化により
基板３１を酸化してゲート酸化膜３４を形成する。
基板３１を酸化してゲート酸化膜３４を形成する。
次に、第２図（ｃ）に示すように、例えばＣＶＤ法によ
りポリシリコンを堆積し、例えば不純物がＢのイオン注
入及び熱処理によりポリシリコン膜をＰ型にした後、例
えばＲＩＥによりポリシリコン膜をバターニングしてゲ
ート電極３５を形成する。次いで、例えば不純物がＰの
イオン注入によりゲート電極３５をマスクとして基板３
１に不純物を導入してＰ−型の低濃度拡散層３６ａ、３
６ｂを形成する。
りポリシリコンを堆積し、例えば不純物がＢのイオン注
入及び熱処理によりポリシリコン膜をＰ型にした後、例
えばＲＩＥによりポリシリコン膜をバターニングしてゲ
ート電極３５を形成する。次いで、例えば不純物がＰの
イオン注入によりゲート電極３５をマスクとして基板３
１に不純物を導入してＰ−型の低濃度拡散層３６ａ、３
６ｂを形成する。
次に、第２図（ｄ）に示すように、例えばＣＶＤ法によ
りゲート電極３５を覆うようにＳｉｎ、を堆積し、例え
ばＲＩＥによりＳｉｎ、をエッチハックしてゲート電極
３５側壁にサイドウオール３７を形成した後、例えば不
純物がＡｓのイオン注入により、ゲート電極３５及びサ
イドウオール３７をマスクとして基板３１に不純物を導
入してＰ゛型の高濃度拡散層３８ａ、３８ｂを形成する
。この時、低濃度拡散層３６ａ及び高濃度拡散層３８ａ
からなるソース拡散層３９ａと低濃度拡散層３６ｂ及び
高濃度拡散層３８ｂからなるドレイン拡散層３９ｂとの
ＬＤＤ構造が形成される。
りゲート電極３５を覆うようにＳｉｎ、を堆積し、例え
ばＲＩＥによりＳｉｎ、をエッチハックしてゲート電極
３５側壁にサイドウオール３７を形成した後、例えば不
純物がＡｓのイオン注入により、ゲート電極３５及びサ
イドウオール３７をマスクとして基板３１に不純物を導
入してＰ゛型の高濃度拡散層３８ａ、３８ｂを形成する
。この時、低濃度拡散層３６ａ及び高濃度拡散層３８ａ
からなるソース拡散層３９ａと低濃度拡散層３６ｂ及び
高濃度拡散層３８ｂからなるドレイン拡散層３９ｂとの
ＬＤＤ構造が形成される。
そして、眉間絶縁膜４０を形成し、眉間絶縁膜４０にコ
ンタクトホール４１ａ、４１ｂ、４１ｃを形成した後、
コンタクトホール４１ａ、４１ｂ、４１ｃを介してソー
ス拡散層３９ａ、ゲート電極３５及びドレイン拡散層３
９ｂとコンタクトを取るように配線層４２ａ、４２ｂ、
４２ｃを各々形成することにより、第２図（ｅ）に示す
ような構造の半導体装置が完成する。
ンタクトホール４１ａ、４１ｂ、４１ｃを形成した後、
コンタクトホール４１ａ、４１ｂ、４１ｃを介してソー
ス拡散層３９ａ、ゲート電極３５及びドレイン拡散層３
９ｂとコンタクトを取るように配線層４２ａ、４２ｂ、
４２ｃを各々形成することにより、第２図（ｅ）に示す
ような構造の半導体装置が完成する。
上記した従来の製造方法では、ゲート電極３５をマスク
として低濃度拡散層３６ａ、３６ｂを形成し、ゲート電
極３５及びサイドウオール３７をマスクとして高濃度拡
散層３８ａ、３８ｂを形成することによりＬＤＤ構造の
ソース拡散層３９ａ、ドレイン拡散層３９ｂを形成する
場合であり、ＬＤＤ構造でない通常のＭＯＳ−ＦＥＴに
較べてドレイン電界を緩和させることができるという利
点がある。しかしながら、近時の厳しい素子微細化の要
求に伴い、更により多くのキャリアを制御することがで
きる構造の半導体装置が要求されるようになってきてい
る。この半導体装置としてはＧＯＬＤ構造の半導体装置
が知られている。以下、具体的に図面を用いてその製造
方法について説明する。
として低濃度拡散層３６ａ、３６ｂを形成し、ゲート電
極３５及びサイドウオール３７をマスクとして高濃度拡
散層３８ａ、３８ｂを形成することによりＬＤＤ構造の
ソース拡散層３９ａ、ドレイン拡散層３９ｂを形成する
場合であり、ＬＤＤ構造でない通常のＭＯＳ−ＦＥＴに
較べてドレイン電界を緩和させることができるという利
点がある。しかしながら、近時の厳しい素子微細化の要
求に伴い、更により多くのキャリアを制御することがで
きる構造の半導体装置が要求されるようになってきてい
る。この半導体装置としてはＧＯＬＤ構造の半導体装置
が知られている。以下、具体的に図面を用いてその製造
方法について説明する。
第３図（ａ）〜（Ｃ）は従来の半導体装置の製造方法の
他の一例を説明する図である。
他の一例を説明する図である。
この図において、第２図と同一符号は同一または相当部
分を示す。
分を示す。
次に、その製造方法について説明する。
ここでは、第３図（ａ）に示すように、チャネルストッ
パ３２の形成からゲート電極３５の形成までは第２図で
説明した従来と同様であるので省略し、低濃度拡散層３
６ａ、３６ｂ及び高濃度拡散層３８ａ、３８ｂの形成か
ら説明する。
パ３２の形成からゲート電極３５の形成までは第２図で
説明した従来と同様であるので省略し、低濃度拡散層３
６ａ、３６ｂ及び高濃度拡散層３８ａ、３８ｂの形成か
ら説明する。
第３図（ｂ）に示すように、ゲート電極３５形成後、例
えば不純物がＢＦ２、注入角度（基板３１がらの垂直軸
Ｘに対して傾けた角度）３０度のイオン注入及び熱処理
によりＢＦ２”を導入することにより、ＢＦ２”がゲー
ト電極３５を通過するゲート電極３５下の基板３１にｐ
−型の低濃度拡散層３６ａ、３６ｂを形成するとともに
、ゲート電極３５とフィールド酸化膜３３間の基板３１
にｐ゛型の高濃度拡散層３８ａ、３８ｂを形成する。こ
の時、低濃度拡散層３６ａ及び高濃度拡散層３８ａから
なるソース拡散層３９ａと低濃度拡散層３６ｂ及び高濃
度拡散層３８ｂからなるドレイン拡散層３９ｂとのＧＯ
ＬＤ構造が形成される。
えば不純物がＢＦ２、注入角度（基板３１がらの垂直軸
Ｘに対して傾けた角度）３０度のイオン注入及び熱処理
によりＢＦ２”を導入することにより、ＢＦ２”がゲー
ト電極３５を通過するゲート電極３５下の基板３１にｐ
−型の低濃度拡散層３６ａ、３６ｂを形成するとともに
、ゲート電極３５とフィールド酸化膜３３間の基板３１
にｐ゛型の高濃度拡散層３８ａ、３８ｂを形成する。こ
の時、低濃度拡散層３６ａ及び高濃度拡散層３８ａから
なるソース拡散層３９ａと低濃度拡散層３６ｂ及び高濃
度拡散層３８ｂからなるドレイン拡散層３９ｂとのＧＯ
ＬＤ構造が形成される。
そして、眉間絶縁膜４０を形成し、眉間絶縁膜４０にコ
ンタクトホール４１ａ、４１ｂ、４１ｃを形成した後、
コンタクトホール４１ａ、４１ｂ、４１ｃを介してソー
ス拡散層３９ａ、ゲート電極３５及びドレイン拡散層３
９ｂとコンタクトを取るように配線層４２ａ、４２ｂ、
４２ｃを形成することにより、第３図（ｃ）に示すよう
な構造の半導体装置が完成する。
ンタクトホール４１ａ、４１ｂ、４１ｃを形成した後、
コンタクトホール４１ａ、４１ｂ、４１ｃを介してソー
ス拡散層３９ａ、ゲート電極３５及びドレイン拡散層３
９ｂとコンタクトを取るように配線層４２ａ、４２ｂ、
４２ｃを形成することにより、第３図（ｃ）に示すよう
な構造の半導体装置が完成する。
上記した第３図に示すＧＯＬＤ構造の半導体装置の製造
方法では、ゲート電極３５で低濃度拡散層３６ａ、３６
ｂをオーバーランプさせるというＧＯＬＤ構造にするた
めにゲート電極３５に対して斜め方向からＢＦ、”を注
入している。しかしながら、この注入されたＢＦ、・は
基板３１を構成するＳｉ原子と衝突して解離し、解離し
たＢ原子がＳｔ格子中を縦方向のみならず横方向にも突
き進み、いわゆるチャネリングという現象を引き起こす
。このように、Ｂ原子が横方向にもチャネリングしてし
まい、チャネル長が所望の値よりも短くなり、ショート
チャネル効果を助長してしまうという問題があった。そ
して、最悪の場合、ソース拡散層３９ａとドレイン拡散
層３９ｂがつながってしまうことがあった。
方法では、ゲート電極３５で低濃度拡散層３６ａ、３６
ｂをオーバーランプさせるというＧＯＬＤ構造にするた
めにゲート電極３５に対して斜め方向からＢＦ、”を注
入している。しかしながら、この注入されたＢＦ、・は
基板３１を構成するＳｉ原子と衝突して解離し、解離し
たＢ原子がＳｔ格子中を縦方向のみならず横方向にも突
き進み、いわゆるチャネリングという現象を引き起こす
。このように、Ｂ原子が横方向にもチャネリングしてし
まい、チャネル長が所望の値よりも短くなり、ショート
チャネル効果を助長してしまうという問題があった。そ
して、最悪の場合、ソース拡散層３９ａとドレイン拡散
層３９ｂがつながってしまうことがあった。
そこで本発明は、横方向のチャネリングを抑えてチャネ
ル長を所望の値にすることができ、ショートチャネル効
果を抑えて素子特性を向上させることができる半導体装
置の製造方法を提供することを目的としている。
ル長を所望の値にすることができ、ショートチャネル効
果を抑えて素子特性を向上させることができる半導体装
置の製造方法を提供することを目的としている。
本発明による半導体装置の製造方法は上記目的達成のた
め、シリコン基板上にゲート絶縁膜及びゲート電極を形
成する工程と、該ゲート電極に対して斜め方向から該シ
リコン基板の結晶性を乱すための第１のイオンを該ゲー
ト電極下の該シリコン基板まで注入してアモルファス化
された第１のイオン注入領域を形成する工程と、該第１
のイオン注入領域を形成する際の注入角度よりも小さい
注入角度でソース／ドレイン拡散層を形成するための第
２のイオンを該ゲート電極下の該シリコン基板まで注入
して該第１のイオン注入領域内に低濃度領域と高濃度領
域からなる第２のイオン注入領域を形成する工程と、該
第１、第２のイオン注入領域を熱処理することにより該
第１のイオン注入領域を再結晶化して結晶性を回復させ
るとともに、該第２のイオン注入領域を活性化して低濃
度拡散層と高濃度拡散層からなるソース／ドレイン拡散
層を形成する工程とを含むものである。
め、シリコン基板上にゲート絶縁膜及びゲート電極を形
成する工程と、該ゲート電極に対して斜め方向から該シ
リコン基板の結晶性を乱すための第１のイオンを該ゲー
ト電極下の該シリコン基板まで注入してアモルファス化
された第１のイオン注入領域を形成する工程と、該第１
のイオン注入領域を形成する際の注入角度よりも小さい
注入角度でソース／ドレイン拡散層を形成するための第
２のイオンを該ゲート電極下の該シリコン基板まで注入
して該第１のイオン注入領域内に低濃度領域と高濃度領
域からなる第２のイオン注入領域を形成する工程と、該
第１、第２のイオン注入領域を熱処理することにより該
第１のイオン注入領域を再結晶化して結晶性を回復させ
るとともに、該第２のイオン注入領域を活性化して低濃
度拡散層と高濃度拡散層からなるソース／ドレイン拡散
層を形成する工程とを含むものである。
本発明においては、第１のイオンとしてはＳｉ゛Ｇｅ”
等が挙げられる。また、第２のイオンとしてはＢ”、Ｂ
Ｐ！ 、Ｐ”等が挙げられ、Ｂ。
等が挙げられる。また、第２のイオンとしてはＢ”、Ｂ
Ｐ！ 、Ｐ”等が挙げられ、Ｂ。
ＢＦ、”を用いる場合はＰＭＩＳ−ＦＥＴを構成するこ
とができ、またＰ゛を用いる場合はＮＭＩＳ−ＦＥＴを
構成することができる。
とができ、またＰ゛を用いる場合はＮＭＩＳ−ＦＥＴを
構成することができる。
本発明は、第１図（Ｃ）に示すように、アモルファス化
された第１のイオン注入領域６を形成する際の注入角度
θｌ （例えば５０度）よりも小さい注入角度θ！ （
例えば４０度）でソース／ドレイン拡散層を形成するた
めの例えばＢＦ２”を打ち込むことにより、予め形成し
たアモルファス化された第１のイオン注入領域６内にソ
ース／ドレイン拡散層を形成するための第２のイオン注
入領域７を形成することができるようになるため、従来
の結晶状態で生じていたような横方向のチャネリングを
生じることな（、所望の位置にソース／ドレイン拡散層
形成のための第２のイオン注入領域７を形成することが
できるようになる。
された第１のイオン注入領域６を形成する際の注入角度
θｌ （例えば５０度）よりも小さい注入角度θ！ （
例えば４０度）でソース／ドレイン拡散層を形成するた
めの例えばＢＦ２”を打ち込むことにより、予め形成し
たアモルファス化された第１のイオン注入領域６内にソ
ース／ドレイン拡散層を形成するための第２のイオン注
入領域７を形成することができるようになるため、従来
の結晶状態で生じていたような横方向のチャネリングを
生じることな（、所望の位置にソース／ドレイン拡散層
形成のための第２のイオン注入領域７を形成することが
できるようになる。
以下、本発明を図面に基づいて説明する。
第１図（ａ）〜（ｄ）は本発明に係る半導体装置の製造
方法の一実施例を説明する図である。図示例の半導体装
置はＬＤＤ形ＰＭＯ３−ＦＥＴに適用する場合である。
方法の一実施例を説明する図である。図示例の半導体装
置はＬＤＤ形ＰＭＯ３−ＦＥＴに適用する場合である。
この図において、１は例えばｎ型のシリコン基板、２は
例えばｎ゛型のチャネルストッパ、３は５ｉ０２等から
なるフィールド酸化膜、４はＳｉＯ□等からなるゲート
酸化膜、５はポリシリコン等からなるゲート電極、６は
シリコン基板ｌがアモルファス化された第１のイオン注
入領域、７ａはｐ−型の低濃度領域、７ｂはｐ°型の高
濃度領域、７は低濃度領域７ａと高濃度領域７ｂからな
る第２のイオン注入領域、８ａはｐ−型の低濃度拡散層
、８ｂ例えばｐ°型の高濃度拡散層、８ａは低濃度拡散
層８ａ及び高濃度拡散層８ｂからなるソース／ドレイン
拡散層、９ａはシリコン酸化膜、９ｂはＢＰＳＧ膜、９
はシリコン酸化膜９ａ及びＢＰＳＧ膜９ｂからなる層間
絶縁膜、１０は層間絶縁膜９に形成されたコンタクトホ
ール、１１はＡｆ等からなる配線層である。
例えばｎ゛型のチャネルストッパ、３は５ｉ０２等から
なるフィールド酸化膜、４はＳｉＯ□等からなるゲート
酸化膜、５はポリシリコン等からなるゲート電極、６は
シリコン基板ｌがアモルファス化された第１のイオン注
入領域、７ａはｐ−型の低濃度領域、７ｂはｐ°型の高
濃度領域、７は低濃度領域７ａと高濃度領域７ｂからな
る第２のイオン注入領域、８ａはｐ−型の低濃度拡散層
、８ｂ例えばｐ°型の高濃度拡散層、８ａは低濃度拡散
層８ａ及び高濃度拡散層８ｂからなるソース／ドレイン
拡散層、９ａはシリコン酸化膜、９ｂはＢＰＳＧ膜、９
はシリコン酸化膜９ａ及びＢＰＳＧ膜９ｂからなる層間
絶縁膜、１０は層間絶縁膜９に形成されたコンタクトホ
ール、１１はＡｆ等からなる配線層である。
次に、その製造方法について説明する。
ここでは、まず例えばドライ酸化により基板１を酸化し
て膜厚が例えば２００人のシリコン酸化膜を形成し、例
えばＣＶＤ法によりシリコン酸化膜上にＳｉ３Ｎ、を堆
積して膜厚が例えば１５００人のシリコン窒化膜を形成
し、例えばＲＩＥによりシリコン窒化膜をバターニング
してシリコン窒化膜からなるマスクを形成した後、例え
ば不純物がＰ（リン）、エネルギーが５０ＫｅＶ 、ド
ーズ量が２×１０”０１１−”のイオン注入により基板
１内にＰ゛を注入してチャネルストッパ２を形成する。
て膜厚が例えば２００人のシリコン酸化膜を形成し、例
えばＣＶＤ法によりシリコン酸化膜上にＳｉ３Ｎ、を堆
積して膜厚が例えば１５００人のシリコン窒化膜を形成
し、例えばＲＩＥによりシリコン窒化膜をバターニング
してシリコン窒化膜からなるマスクを形成した後、例え
ば不純物がＰ（リン）、エネルギーが５０ＫｅＶ 、ド
ーズ量が２×１０”０１１−”のイオン注入により基板
１内にＰ゛を注入してチャネルストッパ２を形成する。
次いで、シリコン窒化膜からなるマスクを用い、例えば
スチーム酸化により基板３１を酸化して膜厚が例えば４
０００人のフィールド酸化膜３を形成した後、マスクと
して用いたシリコン窒化膜及びシリコン酸化膜を除去す
る（第１図（ａ））。
スチーム酸化により基板３１を酸化して膜厚が例えば４
０００人のフィールド酸化膜３を形成した後、マスクと
して用いたシリコン窒化膜及びシリコン酸化膜を除去す
る（第１図（ａ））。
次に、第１図（ｂ）に示すように、例えば熱酸化により
基板ｌを酸化して膜厚が例えば２００人のゲート酸化膜
４を形成し、チャネルドープとして例えば不純物がＰ、
エネルギーが３０ＫｅＶ 、ドーズ量が１ ×１０１０
１３ＣＩ”のイオン注入によりシリコン基板１内にＰ゛
を注入する。なお、このイオン注入後に酸化膜４を除去
して再度ドライ酸化にってゲート酸化膜を新たに形成す
る場合であってもよい。
基板ｌを酸化して膜厚が例えば２００人のゲート酸化膜
４を形成し、チャネルドープとして例えば不純物がＰ、
エネルギーが３０ＫｅＶ 、ドーズ量が１ ×１０１０
１３ＣＩ”のイオン注入によりシリコン基板１内にＰ゛
を注入する。なお、このイオン注入後に酸化膜４を除去
して再度ドライ酸化にってゲート酸化膜を新たに形成す
る場合であってもよい。
次に、例えばＣＶＤ法により全面にポリシリコンを膜厚
が例えば２０００人で堆積し、例えば不純物がＢＦ、、
エネルギーが２０ＫｅＶでドーズ量が２×１０” Ｃｓ
−”のイオン注入によりポリシリコン膜にＢＦ２を注入
してｐ型にした後、注入されたＢ゛を活性化させるため
のアニールを行う。次いで、例えばＲＩＨによりポリシ
リコンをバターニングしてゲート電極５を形成する。
が例えば２０００人で堆積し、例えば不純物がＢＦ、、
エネルギーが２０ＫｅＶでドーズ量が２×１０” Ｃｓ
−”のイオン注入によりポリシリコン膜にＢＦ２を注入
してｐ型にした後、注入されたＢ゛を活性化させるため
のアニールを行う。次いで、例えばＲＩＨによりポリシ
リコンをバターニングしてゲート電極５を形成する。
次に、第１図（Ｃ）に示すように、ゲート電極５に対し
て斜め方向からシリコン基板１の結晶性を乱すための例
えばＳｉ゛をゲート電極５下のシリコン基板１まで注入
することにより、シリコン基板ｌがアモルファス化され
た第１のイオン注入領域６を形成する。この時のイオン
注入条件は例えば注入角度θＩ （シリコン基板１から
の垂直軸Ａに対して傾けた角度）が５０度、エネルギー
が２０にｅｖ、ドーズ量がｌＸｌ０”ロー２である。な
お、ここではゲート酸化膜４を介してイオン注入してい
るが、露出しているゲート酸化膜４部分を除去してイオ
ン注入用として再度酸化して５０人程度のシリコン酸化
膜を形成してからイオン注入する場合であってもよい。
て斜め方向からシリコン基板１の結晶性を乱すための例
えばＳｉ゛をゲート電極５下のシリコン基板１まで注入
することにより、シリコン基板ｌがアモルファス化され
た第１のイオン注入領域６を形成する。この時のイオン
注入条件は例えば注入角度θＩ （シリコン基板１から
の垂直軸Ａに対して傾けた角度）が５０度、エネルギー
が２０にｅｖ、ドーズ量がｌＸｌ０”ロー２である。な
お、ここではゲート酸化膜４を介してイオン注入してい
るが、露出しているゲート酸化膜４部分を除去してイオ
ン注入用として再度酸化して５０人程度のシリコン酸化
膜を形成してからイオン注入する場合であってもよい。
次に、第１のイオン注入領域６を形成する際の注入角度
θ、 ５０度よりも小さい注入角度θ２ （例えば４０
６）でソース／ドレイン拡散層を形成するためのＢ Ｆ
ｚ ”をゲート電極５下のシリコン基板１まで注入す
ることにより、アモルファス化された第１のイオン注入
Ｍ域６内にｐ−型の低濃度領域７ａとｐ゛型の高濃度領
域７ｂからなる第２のイオン注入領域７を形成する。こ
こでの低濃度領域７ａはＢＦ、”がゲート電極５を通過
するゲート電極５下のシリコン基板１に形成され、高濃
度領域７ｂはゲート電極５とフィールド酸化膜３間のシ
リコン基板１に形成される。
θ、 ５０度よりも小さい注入角度θ２ （例えば４０
６）でソース／ドレイン拡散層を形成するためのＢ Ｆ
ｚ ”をゲート電極５下のシリコン基板１まで注入す
ることにより、アモルファス化された第１のイオン注入
Ｍ域６内にｐ−型の低濃度領域７ａとｐ゛型の高濃度領
域７ｂからなる第２のイオン注入領域７を形成する。こ
こでの低濃度領域７ａはＢＦ、”がゲート電極５を通過
するゲート電極５下のシリコン基板１に形成され、高濃
度領域７ｂはゲート電極５とフィールド酸化膜３間のシ
リコン基板１に形成される。
次に、第１図（ｄ）に示すように、第１、第２のイオン
注入領域６．７を熱処理することにより、アモルファス
化された第１のイオン注入領域６を再結晶化して結晶性
を回復させるとともに、低濃度領域７ａと高濃度領域７
ｂからなる第２のイオン注入領域７を活性化してＰ−型
の低濃度拡散層８ａとｐ゛型の高濃度拡散層８ｂからな
るソース／ドレイン拡散層８を形成し、例えばＣＶＤ法
によりゲート電極５を覆うように全面にＳｉＯ□、ＢＰ
ＳＣ，を堆積して膜厚が例えば３０００人の層間絶縁膜
９ａ及び膜厚が例えば７０００人のＢＰＳＧ膜９ｂから
なる眉間絶縁膜９を形成した後、例えば８５０℃、２０
分の熱処理によりＢＰＳＧ膜９ｂをリフローさせる。そ
して、眉間絶縁膜９にコンタクトホール１０を形成し、
ソース／ドレイン拡散層８とコンタクトを取るようにＡ
ｆｆｉＳｉ（Ｓｉ１重量％）からなる膜厚が例えば１．
０μｍの配線層１１を形成することにより半導体装置が
完成する。
注入領域６．７を熱処理することにより、アモルファス
化された第１のイオン注入領域６を再結晶化して結晶性
を回復させるとともに、低濃度領域７ａと高濃度領域７
ｂからなる第２のイオン注入領域７を活性化してＰ−型
の低濃度拡散層８ａとｐ゛型の高濃度拡散層８ｂからな
るソース／ドレイン拡散層８を形成し、例えばＣＶＤ法
によりゲート電極５を覆うように全面にＳｉＯ□、ＢＰ
ＳＣ，を堆積して膜厚が例えば３０００人の層間絶縁膜
９ａ及び膜厚が例えば７０００人のＢＰＳＧ膜９ｂから
なる眉間絶縁膜９を形成した後、例えば８５０℃、２０
分の熱処理によりＢＰＳＧ膜９ｂをリフローさせる。そ
して、眉間絶縁膜９にコンタクトホール１０を形成し、
ソース／ドレイン拡散層８とコンタクトを取るようにＡ
ｆｆｉＳｉ（Ｓｉ１重量％）からなる膜厚が例えば１．
０μｍの配線層１１を形成することにより半導体装置が
完成する。
すなわち上記実施例は、予め、ゲート電極５に対して斜
め方向からシリコン基板１の結晶性を乱すための例えば
Ｓｉｏをゲート電極５下のシリコン基板１まで注入して
シリコン基板１がアモルファス化された第１のイオン注
入領域６を形成し、次いで、このアモルファス化された
第１のイオン注入領域６を形成する際の注入角度θｌ
（５０度）よりも小さい注入角度θ２ （４０度）でソ
ース／ドレイン拡散層を形成するための例えばＢＦ２’
をゲート電極５下のシリコン基板１まで注入することに
より第１のイオン注入領域６内に低濃度領域７ａと高濃
度領域７ｂからなる第２のイオン注入領域７を形成する
ようにしている。このように、アモルファス化された第
１のイオン注入領域６を形成する際の注入角度θ１より
も小さい注入角度θ２でイオンを打ち込むことにより、
予め、アモルファス化された第１のイオン注入領域６内
に第２のイオン注入領域７を形成することができるため
、従来の結晶状態で生じていたような横方向のチャネリ
ングを生じることなく所望の位置に第２のイオン注入領
域７を形成することができる。したがって、チャネル長
を所望の値にすることができ、ショートチャネル効果を
抑えて素子特性を向上させることができる。
め方向からシリコン基板１の結晶性を乱すための例えば
Ｓｉｏをゲート電極５下のシリコン基板１まで注入して
シリコン基板１がアモルファス化された第１のイオン注
入領域６を形成し、次いで、このアモルファス化された
第１のイオン注入領域６を形成する際の注入角度θｌ
（５０度）よりも小さい注入角度θ２ （４０度）でソ
ース／ドレイン拡散層を形成するための例えばＢＦ２’
をゲート電極５下のシリコン基板１まで注入することに
より第１のイオン注入領域６内に低濃度領域７ａと高濃
度領域７ｂからなる第２のイオン注入領域７を形成する
ようにしている。このように、アモルファス化された第
１のイオン注入領域６を形成する際の注入角度θ１より
も小さい注入角度θ２でイオンを打ち込むことにより、
予め、アモルファス化された第１のイオン注入領域６内
に第２のイオン注入領域７を形成することができるため
、従来の結晶状態で生じていたような横方向のチャネリ
ングを生じることなく所望の位置に第２のイオン注入領
域７を形成することができる。したがって、チャネル長
を所望の値にすることができ、ショートチャネル効果を
抑えて素子特性を向上させることができる。
なお、上記実施例では、ソース／ドレイン拡散層８を形
成するための熱処理を第２のイオン注入領域７形成後直
ちに行う場合について説明したが、本発明はこれに限定
されるものではなく、ＢＰＳＧ膜９ｂ全９ｂローさせる
ための熱処理の際に同時に行う場合であってもよい。
成するための熱処理を第２のイオン注入領域７形成後直
ちに行う場合について説明したが、本発明はこれに限定
されるものではなく、ＢＰＳＧ膜９ｂ全９ｂローさせる
ための熱処理の際に同時に行う場合であってもよい。
本発明によれば、横方向のチャネリングを抑えてチャネ
ル長を所望の値にすることができ、ショートチャネル効
果を抑えて素子特性を向上させることができるという効
果がある。
ル長を所望の値にすることができ、ショートチャネル効
果を抑えて素子特性を向上させることができるという効
果がある。
第１図は本発明に係る半導体装置の製造方法の一実施例
の製造方法を説明する図、 第２図は従来例の製造方法の一例を説明する図、第３図
は従来例の製造方法の他の一例を説明する図である。 １・・・・・・シリコン基板、 ・・・・・・ゲート酸化膜、 ・・・・・・ゲート電極、 ・・・・・・第１のイオン注入領域、 ａ・・・・・・低濃度領域、 ｂ・・・・・・高濃度領域、 ・・・・・・第２のイオン注入領域、 ａ・・・・・・低濃度拡散層、 ｂ・・−・−高濃度拡散層、 ・・・・・・ソース／ドレイン拡散層。 従来例の製造方法の一例を説明する図 第２図 従来例の製造方法の一例を説明する図 第 図 第 図
の製造方法を説明する図、 第２図は従来例の製造方法の一例を説明する図、第３図
は従来例の製造方法の他の一例を説明する図である。 １・・・・・・シリコン基板、 ・・・・・・ゲート酸化膜、 ・・・・・・ゲート電極、 ・・・・・・第１のイオン注入領域、 ａ・・・・・・低濃度領域、 ｂ・・・・・・高濃度領域、 ・・・・・・第２のイオン注入領域、 ａ・・・・・・低濃度拡散層、 ｂ・・−・−高濃度拡散層、 ・・・・・・ソース／ドレイン拡散層。 従来例の製造方法の一例を説明する図 第２図 従来例の製造方法の一例を説明する図 第 図 第 図
Claims (3)
- （１）シリコン基板（１）上にゲート絶縁膜（４）及び
ゲート電極（５）を形成する工程と、 該ゲート電極（５）に対して斜め方向から該シリコン基
板（１）の結晶性を乱すための第１のイオンを該ゲート
電極（５）下の該シリコン基板（１）まで注入してアモ
ルファス化された第１のイオン注入領域（６）を形成す
る工程と、該第１のイオン注入領域（６）を形成する際
の注入角度よりも小さい注入角度でソース／ドレイン拡
散層を形成するための第２のイオンを該ゲート電極（５
）下の該シリコン基板（１）まで注入して該第１のイオ
ン注入領域（６）内に低濃度領域（７ａ）と高濃度領域
（７ｂ）からなる第２のイオン注入領域（７）を形成す
る工程と、 該第１、第２のイオン注入領域（６、７）を熱処理する
ことにより該第１のイオン注入領域（６）を再結晶化し
て結晶性を回復させるとともに、該第２のイオン注入領
域（７）を活性化して低濃度拡散層（８ａ）と高濃度拡
散層（８ｂ）からなるソース／ドレイン拡散層（８）を
形成する工程とを含むことを特徴とする半導体装置の製
造方法。 - （２）前記第１のイオンがＳｉ＾＋またはＧｅ＾＋であ
ることを特徴とする請求項１記載の半導体装置の製造方
法。 - （３）前記第２のイオンがＢ＾＋またはＢＦ＿２＾＋あ
るいはＰ＾＋であることを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10092590A JPH04715A (ja) | 1990-04-17 | 1990-04-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10092590A JPH04715A (ja) | 1990-04-17 | 1990-04-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04715A true JPH04715A (ja) | 1992-01-06 |
Family
ID=14286929
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10092590A Pending JPH04715A (ja) | 1990-04-17 | 1990-04-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04715A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0417327A (ja) * | 1990-05-10 | 1992-01-22 | Nec Corp | イオン注入方法 |
| US5366915A (en) * | 1992-08-28 | 1994-11-22 | Nec Corporation | Process of fabricating floating gate type field effect transistor having drain region gently varied in impurity profile |
| US6590126B1 (en) | 1999-03-23 | 2003-07-08 | Nippon Soda Co., Ltd. | Industrial process for the production of diphenyl sulfone compounds |
| US7241924B2 (en) | 1999-03-23 | 2007-07-10 | Nippon Soda Co., Ltd. | Industrial process for the production of diphenyl sulfone compounds |
| JP2008524840A (ja) * | 2004-12-17 | 2008-07-10 | アプライド マテリアルズ インコーポレイテッド | 過渡的増速拡散を削減するためのイオン注入方法 |
| US7619120B2 (en) | 2001-01-22 | 2009-11-17 | Nippon Soda Co., Ltd. | Processes for the preparation of diphenylsulfone compounds |
-
1990
- 1990-04-17 JP JP10092590A patent/JPH04715A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0417327A (ja) * | 1990-05-10 | 1992-01-22 | Nec Corp | イオン注入方法 |
| US5366915A (en) * | 1992-08-28 | 1994-11-22 | Nec Corporation | Process of fabricating floating gate type field effect transistor having drain region gently varied in impurity profile |
| US6590126B1 (en) | 1999-03-23 | 2003-07-08 | Nippon Soda Co., Ltd. | Industrial process for the production of diphenyl sulfone compounds |
| US7241924B2 (en) | 1999-03-23 | 2007-07-10 | Nippon Soda Co., Ltd. | Industrial process for the production of diphenyl sulfone compounds |
| US7619120B2 (en) | 2001-01-22 | 2009-11-17 | Nippon Soda Co., Ltd. | Processes for the preparation of diphenylsulfone compounds |
| JP2008524840A (ja) * | 2004-12-17 | 2008-07-10 | アプライド マテリアルズ インコーポレイテッド | 過渡的増速拡散を削減するためのイオン注入方法 |
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