JP2002164512A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/10—Inductors
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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Abstract
(57)【要約】
【課題】 簡便な工程で、Ｑの高いインダクタを形成す
ることができる半導体装置及びその製造方法を提供す
る。 【解決手段】 比抵抗８００Ωｃｍ以上、酸素濃度５×
１０17ｃｍ-3以下のシリコン基板１０と、シリコン基板
に形成されたインダクタ３２ｂとを有している。
ることができる半導体装置及びその製造方法を提供す
る。 【解決手段】 比抵抗８００Ωｃｍ以上、酸素濃度５×
１０17ｃｍ-3以下のシリコン基板１０と、シリコン基板
に形成されたインダクタ３２ｂとを有している。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に係り、特に、インダクタを有する半導体装
置及びその製造方法に関する。
の製造方法に係り、特に、インダクタを有する半導体装
置及びその製造方法に関する。
【０００２】
【従来の技術】２ＧＨｚ帯程度の高周波信号を処理する
ＬＳＩにおいては、広い周波数帯域の信号処理を可能と
すべく、半導体チップ内にインダクタを形成することが
有効である。
ＬＳＩにおいては、広い周波数帯域の信号処理を可能と
すべく、半導体チップ内にインダクタを形成することが
有効である。
【０００３】図１２は、インダクタを有する従来の半導
体装置を示す概念図である。
体装置を示す概念図である。
【０００４】ｐ形のシリコン基板１１０上には、図示し
ないＭＯＳＦＥＴ等が形成されている。ＭＯＳＦＥＴ等
が形成されたシリコン基板１１０上には、絶縁膜１２８
が形成されている。絶縁膜１２８上には、インダクタ１
３２ｂが形成されている。インダクタ１３２ｂには、ボ
ンディングワイヤ１３８が接続されている。
ないＭＯＳＦＥＴ等が形成されている。ＭＯＳＦＥＴ等
が形成されたシリコン基板１１０上には、絶縁膜１２８
が形成されている。絶縁膜１２８上には、インダクタ１
３２ｂが形成されている。インダクタ１３２ｂには、ボ
ンディングワイヤ１３８が接続されている。
【０００５】こうして、インダクタ１３２ｂを有する従
来の半導体装置が構成されている。
来の半導体装置が構成されている。
【０００６】しかし、図１２に示す従来の半導体装置で
は、インダクタ１３２ｂの下方のシリコン基板１１０中
で図１２に示すように大きな渦電流が発生し、渦電流損
によって、インダクタ１３２ｂのＱが３〜８程度と低く
なってしまっていた。
は、インダクタ１３２ｂの下方のシリコン基板１１０中
で図１２に示すように大きな渦電流が発生し、渦電流損
によって、インダクタ１３２ｂのＱが３〜８程度と低く
なってしまっていた。
【０００７】インダクタのＱは、低損失でシャープな共
振特性を示す指標であり、近時ではＱを２０以上にする
ことが求められている。
振特性を示す指標であり、近時ではＱを２０以上にする
ことが求められている。
【０００８】そこで、インダクタのＱを向上すべく、図
１３に示すような半導体装置が提案されている。図１３
は、提案されている半導体装置を示す概念図である。
１３に示すような半導体装置が提案されている。図１３
は、提案されている半導体装置を示す概念図である。
【０００９】図１３に示すように、ｐ形のシリコン基板
１１０中には、複数のトレンチ１１２が形成されてい
る。トレンチ１１２内には、ポリシリコンより成る高抵
抗層１１４が埋め込まれている。高抵抗層１１４が埋め
込まれたシリコン基板１１０上には、絶縁膜１２８が形
成されている。絶縁膜１２８上には、インダクタ１３２
ｂが形成されている。
１１０中には、複数のトレンチ１１２が形成されてい
る。トレンチ１１２内には、ポリシリコンより成る高抵
抗層１１４が埋め込まれている。高抵抗層１１４が埋め
込まれたシリコン基板１１０上には、絶縁膜１２８が形
成されている。絶縁膜１２８上には、インダクタ１３２
ｂが形成されている。
【００１０】このような半導体装置では、高抵抗層１１
４をシリコン基板１１０中に埋め込むことにより、イン
ダクタ１３２ｂの下方の比抵抗が高くなっているので、
渦電流損を低減することができ、インダクタ１３２ｂの
Ｑを向上することができる。
４をシリコン基板１１０中に埋め込むことにより、イン
ダクタ１３２ｂの下方の比抵抗が高くなっているので、
渦電流損を低減することができ、インダクタ１３２ｂの
Ｑを向上することができる。
【００１１】
【発明が解決しようとする課題】しかしながら、図１３
に示す提案されている半導体装置では、シリコン基板１
１０にトレンチ１１２を形成して、更に高抵抗層１１４
を埋め込まなければならないため、図１２に示す従来の
半導体装置の場合と比べて製造工程の数が１０工程程度
も多くなってしまう。このような製造工程数の増加は、
半導体装置のコスト増を招くこととなる。このため、シ
リコン基板中に高抵抗層を埋め込むことなく、インダク
タのＱを高くする技術が待望されていた。
に示す提案されている半導体装置では、シリコン基板１
１０にトレンチ１１２を形成して、更に高抵抗層１１４
を埋め込まなければならないため、図１２に示す従来の
半導体装置の場合と比べて製造工程の数が１０工程程度
も多くなってしまう。このような製造工程数の増加は、
半導体装置のコスト増を招くこととなる。このため、シ
リコン基板中に高抵抗層を埋め込むことなく、インダク
タのＱを高くする技術が待望されていた。
【００１２】本発明の目的は、簡便な工程で、Ｑの高い
インダクタを形成することができる半導体装置及びその
製造方法を提供することにある。
インダクタを形成することができる半導体装置及びその
製造方法を提供することにある。
【００１３】
【課題を解決するための手段】上記目的は、比抵抗８０
０Ωｃｍ以上、酸素濃度５×１０17ｃｍ-3以下のシリコ
ン基板と、前記シリコン基板に形成されたインダクタと
を有することを特徴とする半導体装置により達成され
る。これにより、シリコン基板に含まれる酸素の濃度を
低く設定することにより、サーマルドナー現象の影響を
受けにくくすることができるので、比抵抗の高いシリコ
ン基板を用いた場合であっても、シリコン基板の導電型
が反転してしまうのを抑制しつつ、Ｑの高いインダクタ
を有する半導体装置を提供することができる。また、シ
リコン基板に高抵抗層を埋め込む必要がないため、Ｑの
高いインダクタを有する半導体装置を簡便な工程で製造
することができ、半導体装置のコストダウンに寄与する
ことができる。
０Ωｃｍ以上、酸素濃度５×１０17ｃｍ-3以下のシリコ
ン基板と、前記シリコン基板に形成されたインダクタと
を有することを特徴とする半導体装置により達成され
る。これにより、シリコン基板に含まれる酸素の濃度を
低く設定することにより、サーマルドナー現象の影響を
受けにくくすることができるので、比抵抗の高いシリコ
ン基板を用いた場合であっても、シリコン基板の導電型
が反転してしまうのを抑制しつつ、Ｑの高いインダクタ
を有する半導体装置を提供することができる。また、シ
リコン基板に高抵抗層を埋め込む必要がないため、Ｑの
高いインダクタを有する半導体装置を簡便な工程で製造
することができ、半導体装置のコストダウンに寄与する
ことができる。
【００１４】また、上記目的は、比抵抗８００Ωｃｍ以
上、酸素濃度５×１０17ｃｍ-3以下のシリコン基板に、
インダクタを形成する工程を有することを特徴とする半
導体装置の製造方法により達成される。これにより、シ
リコン基板に含まれる酸素の濃度を低く設定することに
より、サーマルドナー現象の影響を受けにくくすること
ができるので、比抵抗の高いシリコン基板を用いた場合
であっても、シリコン基板の導電型が反転してしまうの
を回避しつつ、Ｑの高いインダクタを有する半導体装置
を提供することができる。また、シリコン基板に高抵抗
層を埋め込む必要がないため、Ｑの高いインダクタを有
する半導体装置を簡便な工程で製造することができ、半
導体装置のコストダウンに寄与することができる。
上、酸素濃度５×１０17ｃｍ-3以下のシリコン基板に、
インダクタを形成する工程を有することを特徴とする半
導体装置の製造方法により達成される。これにより、シ
リコン基板に含まれる酸素の濃度を低く設定することに
より、サーマルドナー現象の影響を受けにくくすること
ができるので、比抵抗の高いシリコン基板を用いた場合
であっても、シリコン基板の導電型が反転してしまうの
を回避しつつ、Ｑの高いインダクタを有する半導体装置
を提供することができる。また、シリコン基板に高抵抗
層を埋め込む必要がないため、Ｑの高いインダクタを有
する半導体装置を簡便な工程で製造することができ、半
導体装置のコストダウンに寄与することができる。
【００１５】
【発明の実施の形態】［第１実施形態］本発明の第１実
施形態による半導体装置及びその製造方法を説明するに
先立って、本発明の原理について説明する。
施形態による半導体装置及びその製造方法を説明するに
先立って、本発明の原理について説明する。
【００１６】図２は、ｐ形のシリコン基板の比抵抗とイ
ンダクタのＱとの関係を示すグラフである。図２から分
かるように、インダクタのＱは、比抵抗が高くなるに伴
って高くなる傾向にある。
ンダクタのＱとの関係を示すグラフである。図２から分
かるように、インダクタのＱは、比抵抗が高くなるに伴
って高くなる傾向にある。
【００１７】このことから分かるように、インダクタの
Ｑを向上するためには、ｐ形のシリコン基板の比抵抗を
高く設定すればよいと考えられる。
Ｑを向上するためには、ｐ形のシリコン基板の比抵抗を
高く設定すればよいと考えられる。
【００１８】図３は、比抵抗の高いシリコン基板を用い
た半導体装置を示す概念図である。
た半導体装置を示す概念図である。
【００１９】図３に示すように、比抵抗の高いシリコン
基板７０上に、絶縁膜７２を介してインダクタ７４を形
成すれば、渦電流が小さくなり、渦電流損を低減するこ
とができるので、インダクタのＱを向上することができ
ると考えられる。
基板７０上に、絶縁膜７２を介してインダクタ７４を形
成すれば、渦電流が小さくなり、渦電流損を低減するこ
とができるので、インダクタのＱを向上することができ
ると考えられる。
【００２０】しかしながら、ｐ形のシリコン基板７０の
比抵抗を単に高く設定した場合には、インダクタ７４等
を形成する工程で行われる４５０℃程度の熱処理によ
り、シリコン基板７０の導電型が変化してしまいやす
い。
比抵抗を単に高く設定した場合には、インダクタ７４等
を形成する工程で行われる４５０℃程度の熱処理によ
り、シリコン基板７０の導電型が変化してしまいやす
い。
【００２１】即ち、ｐ形のシリコン基板には、一般に、
１０18ｃｍ-3オーダーの酸素が含まれており、インダク
タ等を形成する工程で行われる４５０℃程度の熱処理に
より、シリコン基板中に酸素錯体が生じる。この酸素錯
体は、ｎ形ドーパントとして機能するものであり、サー
マル（熱的）ドナー又は酸素ドナーとよばれる。ここ
で、サーマルドナーがシリコン基板等の導電型に影響を
与える現象をサーマルドナー現象という。
１０18ｃｍ-3オーダーの酸素が含まれており、インダク
タ等を形成する工程で行われる４５０℃程度の熱処理に
より、シリコン基板中に酸素錯体が生じる。この酸素錯
体は、ｎ形ドーパントとして機能するものであり、サー
マル（熱的）ドナー又は酸素ドナーとよばれる。ここ
で、サーマルドナーがシリコン基板等の導電型に影響を
与える現象をサーマルドナー現象という。
【００２２】図１２に示したように、比抵抗１０Ωｃ
ｍ、酸素濃度１．５×１０18ｃｍ-3の通常のｐ形のシリ
コン基板１１０を用いた場合には、シリコン基板１１０
中に含まれるｐ形のドーパント不純物の濃度が高いた
め、サーマルドナー現象の影響を受けにくく、ｐ形のシ
リコン基板１１０の導電型はｎ形に変化しにくい。例え
ば、４５０℃の熱処理を、３００分以上行わなければ、
ｐ形のシリコン基板１１０の導電型がｎ形に反転してし
まうことはない。
ｍ、酸素濃度１．５×１０18ｃｍ-3の通常のｐ形のシリ
コン基板１１０を用いた場合には、シリコン基板１１０
中に含まれるｐ形のドーパント不純物の濃度が高いた
め、サーマルドナー現象の影響を受けにくく、ｐ形のシ
リコン基板１１０の導電型はｎ形に変化しにくい。例え
ば、４５０℃の熱処理を、３００分以上行わなければ、
ｐ形のシリコン基板１１０の導電型がｎ形に反転してし
まうことはない。
【００２３】これに対し、比抵抗の高いｐ形のシリコン
基板を用いた場合には、ｐ形のドーパント不純物がわず
かしか含まれていないため、サーマルドナー現象の影響
を受けやすい。このため、ｐ形のシリコン基板７０の比
抵抗を例えば１００Ωｃｍと単に高く設定した場合に
は、４５０℃の熱処理をわずか３０分行っただけで、ｐ
形のシリコン基板７０の導電型がｎ形に反転してしま
う。本来ｐ形であるべきシリコン基板７０の導電型がｎ
形に反転してしまうと、素子分離が困難になる等、半導
体装置の製造プロセス上、様々な不都合が生じる。
基板を用いた場合には、ｐ形のドーパント不純物がわず
かしか含まれていないため、サーマルドナー現象の影響
を受けやすい。このため、ｐ形のシリコン基板７０の比
抵抗を例えば１００Ωｃｍと単に高く設定した場合に
は、４５０℃の熱処理をわずか３０分行っただけで、ｐ
形のシリコン基板７０の導電型がｎ形に反転してしま
う。本来ｐ形であるべきシリコン基板７０の導電型がｎ
形に反転してしまうと、素子分離が困難になる等、半導
体装置の製造プロセス上、様々な不都合が生じる。
【００２４】そこで、本願発明者らは、鋭意検討した結
果、シリコン基板の酸素濃度を低く設定すれば、ｐ形の
シリコン基板の導電型がｎ形に反転するのを抑制しつ
つ、Ｑの高いインダクタを有する半導体装置を提供でき
ることに想到した。
果、シリコン基板の酸素濃度を低く設定すれば、ｐ形の
シリコン基板の導電型がｎ形に反転するのを抑制しつ
つ、Ｑの高いインダクタを有する半導体装置を提供でき
ることに想到した。
【００２５】即ち、比抵抗の高いｐ形のシリコン基板
は、ｐ形のドーパント不純物をわずかしか含まないた
め、サーマルドナーの影響を受けやすい。しかし、シリ
コン基板の酸素濃度を低く設定すれば、熱処理によって
生じるサーマルドナーの量を少なくすることができるた
め、サーマルドナー現象がシリコン基板の導電型に与え
る影響を低減することが可能となる。
は、ｐ形のドーパント不純物をわずかしか含まないた
め、サーマルドナーの影響を受けやすい。しかし、シリ
コン基板の酸素濃度を低く設定すれば、熱処理によって
生じるサーマルドナーの量を少なくすることができるた
め、サーマルドナー現象がシリコン基板の導電型に与え
る影響を低減することが可能となる。
【００２６】図４は、熱処理時間とサーマルドナーの発
生量との関係を示すグラフである。横軸は、熱処理時間
を示しており、縦軸は、サーマルドナーの発生量を示し
ている。実施例１は、酸素濃度の低いシリコン基板、具
体的には酸素濃度５×１０17ｃｍ-3のシリコン基板の場
合を示しており、比較例１は、通常のシリコン基板、具
体的には酸素濃度１．５×１０18ｃｍ-3のシリコン基板
の場合を示している。図中の破線は、ｐ形のシリコン基
板の導電型がｎ形に反転するラインを示している。な
お、図４は、熱処理温度を４５０℃とした場合のもので
ある。
生量との関係を示すグラフである。横軸は、熱処理時間
を示しており、縦軸は、サーマルドナーの発生量を示し
ている。実施例１は、酸素濃度の低いシリコン基板、具
体的には酸素濃度５×１０17ｃｍ-3のシリコン基板の場
合を示しており、比較例１は、通常のシリコン基板、具
体的には酸素濃度１．５×１０18ｃｍ-3のシリコン基板
の場合を示している。図中の破線は、ｐ形のシリコン基
板の導電型がｎ形に反転するラインを示している。な
お、図４は、熱処理温度を４５０℃とした場合のもので
ある。
【００２７】比較例１に示すように、通常のシリコン基
板には、酸素が多く含まれているため、サーマルドナー
の発生量は多い。しかし、通常のシリコン基板の比抵抗
は１０Ωｃｍと低く、ｐ形のドーパント不純物がシリコ
ン基板に多く含まれているため、１×１０15ｃｍ-3程度
のサーマルドナーが発生しなければ、シリコン基板の導
電型はｎ形に反転しない。このため、通常のｐ形のシリ
コン基板においては、導電型がｎ形に反転するまでの時
間は、約３００分と長く確保できている。
板には、酸素が多く含まれているため、サーマルドナー
の発生量は多い。しかし、通常のシリコン基板の比抵抗
は１０Ωｃｍと低く、ｐ形のドーパント不純物がシリコ
ン基板に多く含まれているため、１×１０15ｃｍ-3程度
のサーマルドナーが発生しなければ、シリコン基板の導
電型はｎ形に反転しない。このため、通常のｐ形のシリ
コン基板においては、導電型がｎ形に反転するまでの時
間は、約３００分と長く確保できている。
【００２８】一方、比抵抗８００Ωｃｍのｐ形のシリコ
ン基板には、ｐ形のドーパント不純物がわずかしか含ま
れていないため、６×１０13ｃｍ-3程度のサーマルドナ
ーが発生すると、ｐ形のシリコン基板の導電型がｎ形に
反転してしまう。しかし、ｐ形のシリコン基板に含まれ
る酸素の濃度を５×１０17ｃｍ-3と低く設定すれば、実
施例１に示すようにサーマルドナーの発生量を少なくす
ることができる。このため、酸素濃度を低く設定したｐ
形のシリコン基板の場合には、比抵抗を８００Ωｃｍと
高く設定した場合であっても、導電型がｎ形に反転する
までの時間は、約１０００分と長く確保することができ
る。
ン基板には、ｐ形のドーパント不純物がわずかしか含ま
れていないため、６×１０13ｃｍ-3程度のサーマルドナ
ーが発生すると、ｐ形のシリコン基板の導電型がｎ形に
反転してしまう。しかし、ｐ形のシリコン基板に含まれ
る酸素の濃度を５×１０17ｃｍ-3と低く設定すれば、実
施例１に示すようにサーマルドナーの発生量を少なくす
ることができる。このため、酸素濃度を低く設定したｐ
形のシリコン基板の場合には、比抵抗を８００Ωｃｍと
高く設定した場合であっても、導電型がｎ形に反転する
までの時間は、約１０００分と長く確保することができ
る。
【００２９】このように、本発明によれば、ｐ形のシリ
コン基板中に含まれる酸素の濃度を低く設定するので、
比抵抗の高いｐ形のシリコン基板を用いる場合であって
も、サーマルドナー現象の影響を受けにくくすることが
できる。従って、本発明によれば、ｐ形のシリコン基板
の導電型がｎ形に反転してしまうのを回避しつつ、Ｑの
高いインダクタを有する半導体装置を提供することが可
能となる。
コン基板中に含まれる酸素の濃度を低く設定するので、
比抵抗の高いｐ形のシリコン基板を用いる場合であって
も、サーマルドナー現象の影響を受けにくくすることが
できる。従って、本発明によれば、ｐ形のシリコン基板
の導電型がｎ形に反転してしまうのを回避しつつ、Ｑの
高いインダクタを有する半導体装置を提供することが可
能となる。
【００３０】（半導体装置）本発明の第１実施形態によ
る半導体装置を図１を用いて説明する。図１は、本実施
形態による半導体装置を示す断面図である。
る半導体装置を図１を用いて説明する。図１は、本実施
形態による半導体装置を示す断面図である。
【００３１】図１に示すように、比抵抗８００Ωｃｍ、
酸素濃度５×１０17ｃｍ-3の（１００）のｐ形のシリコ
ン基板１０の表面には、素子領域１４ａ、１４ｂを画定
する素子分離膜１２が形成されている。
酸素濃度５×１０17ｃｍ-3の（１００）のｐ形のシリコ
ン基板１０の表面には、素子領域１４ａ、１４ｂを画定
する素子分離膜１２が形成されている。
【００３２】なお、シリコン基板１０の比抵抗は、８０
０Ωｃｍに限定されるものではなく、インダクタのＱを
所望の高い値に設定することができるように適宜設定す
ればよい。例えば、８００〜３０００Ωｃｍの範囲で設
定することができる。
０Ωｃｍに限定されるものではなく、インダクタのＱを
所望の高い値に設定することができるように適宜設定す
ればよい。例えば、８００〜３０００Ωｃｍの範囲で設
定することができる。
【００３３】また、シリコン基板１０中に含まれる酸素
の濃度も、５×１０17ｃｍ-3に限定されるものではな
く、サーマルドナー現象の影響を低減できるよう適宜設
定すればよい。例えば、シリコン基板１０の酸素濃度
は、５×１０17ｃｍ-3以下の範囲で設定することができ
る。
の濃度も、５×１０17ｃｍ-3に限定されるものではな
く、サーマルドナー現象の影響を低減できるよう適宜設
定すればよい。例えば、シリコン基板１０の酸素濃度
は、５×１０17ｃｍ-3以下の範囲で設定することができ
る。
【００３４】素子分離膜１２により画定された紙面左側
の素子領域１４ａには、ｎ形ウェル１６ａが形成されて
いる。素子分離膜１２により画定された紙面中央の素子
領域１４ｂには、ｐ形ウェル１６ｂが形成されている。
の素子領域１４ａには、ｎ形ウェル１６ａが形成されて
いる。素子分離膜１２により画定された紙面中央の素子
領域１４ｂには、ｐ形ウェル１６ｂが形成されている。
【００３５】素子領域１４ａ、１４ｂの周囲のシリコン
基板１０中には、チャネルストップ層１８が形成されて
いる。本実施形態でチャネルストップ層１８が形成され
ているのは、以下の理由によるものである。
基板１０中には、チャネルストップ層１８が形成されて
いる。本実施形態でチャネルストップ層１８が形成され
ているのは、以下の理由によるものである。
【００３６】即ち、本実施形態による半導体装置では、
比抵抗の高いシリコン基板１０が用いられているため、
空乏層が広がりやすく、また、基板表面で導電型の反転
が生じやすい。このため、素子分離膜１２のみによって
は、素子分離を確実に行うことが必ずしも容易でない。
そこで、本実施形態では、少なくとも素子領域１４ａ、
１４ｂの周囲のシリコン基板１０中に、シリコン基板１
０よりｐ形不純物濃度の高いチャネルストップ層１８を
形成し、比抵抗の高いシリコン基板１０を用いることに
よる弊害を回避している。
比抵抗の高いシリコン基板１０が用いられているため、
空乏層が広がりやすく、また、基板表面で導電型の反転
が生じやすい。このため、素子分離膜１２のみによって
は、素子分離を確実に行うことが必ずしも容易でない。
そこで、本実施形態では、少なくとも素子領域１４ａ、
１４ｂの周囲のシリコン基板１０中に、シリコン基板１
０よりｐ形不純物濃度の高いチャネルストップ層１８を
形成し、比抵抗の高いシリコン基板１０を用いることに
よる弊害を回避している。
【００３７】素子分離膜１２が形成されたシリコン基板
１０上には、ゲート絶縁膜２０が形成されている。素子
領域１４ａのゲート絶縁膜２０上には、ｐ形のドーパン
ト不純物が高濃度に導入されたポリシリコン膜より成る
ゲート電極２２ａが形成されている。ゲート電極２２ａ
の両側のｎ形ウェル１６ａ内には、ｐ形のドーパント不
純物が導入されたソース／ドレイン拡散層２４ａが形成
されている。こうして、素子領域１４ａに、ゲート電極
２２ａとソース／ドレイン拡散層２４ａとを有するｐ形
のＭＯＳＦＥＴ２６ａが形成されている。
１０上には、ゲート絶縁膜２０が形成されている。素子
領域１４ａのゲート絶縁膜２０上には、ｐ形のドーパン
ト不純物が高濃度に導入されたポリシリコン膜より成る
ゲート電極２２ａが形成されている。ゲート電極２２ａ
の両側のｎ形ウェル１６ａ内には、ｐ形のドーパント不
純物が導入されたソース／ドレイン拡散層２４ａが形成
されている。こうして、素子領域１４ａに、ゲート電極
２２ａとソース／ドレイン拡散層２４ａとを有するｐ形
のＭＯＳＦＥＴ２６ａが形成されている。
【００３８】素子領域１４ｂのゲート絶縁膜２０上に
は、ｎ側のドーパント不純物が高濃度に導入されたポリ
シリコン膜より成るゲート電極２２ｂが形成されてい
る。ゲート電極２２ｂの両側のｐ形ウェル１６ｂ内に
は、ｎ形のドーパント不純物が導入されたソース／ドレ
イン拡散層２４ｂが形成されている。こうして、紙面中
央の素子領域１４ｂに、ゲート電極２２ｂとソース／ド
レイン拡散層２４ｂとを有するｎ形のＭＯＳＦＥＴ２６
ｂが構成されている。
は、ｎ側のドーパント不純物が高濃度に導入されたポリ
シリコン膜より成るゲート電極２２ｂが形成されてい
る。ゲート電極２２ｂの両側のｐ形ウェル１６ｂ内に
は、ｎ形のドーパント不純物が導入されたソース／ドレ
イン拡散層２４ｂが形成されている。こうして、紙面中
央の素子領域１４ｂに、ゲート電極２２ｂとソース／ド
レイン拡散層２４ｂとを有するｎ形のＭＯＳＦＥＴ２６
ｂが構成されている。
【００３９】更に、全面には、ＰＳＧ（Phospho-Silica
te Glass）より成る平坦化膜２８が形成されている。こ
の平坦化膜２８により、基板全体が平坦化されている。
te Glass）より成る平坦化膜２８が形成されている。こ
の平坦化膜２８により、基板全体が平坦化されている。
【００４０】平坦化膜２８には、ソース／ドレイン拡散
層２４ａ、２４ｂに達するコンタクトホール３０が形成
されている。
層２４ａ、２４ｂに達するコンタクトホール３０が形成
されている。
【００４１】コンタクトホール３０が形成された平坦化
膜２８上には、Ａｌより成る配線３２ａ及びインダクタ
３２ｂが形成されている。インダクタ３２ｂは、配線３
２ａを介して、ｐチャネルＭＯＳＦＥＴ２６ａのソース
／ドレイン拡散層２４ａや、ｎチャネルＭＯＳＦＥＴ２
６ｂのソース／ドレイン拡散層２４ｂ等に電気的に接続
されている。
膜２８上には、Ａｌより成る配線３２ａ及びインダクタ
３２ｂが形成されている。インダクタ３２ｂは、配線３
２ａを介して、ｐチャネルＭＯＳＦＥＴ２６ａのソース
／ドレイン拡散層２４ａや、ｎチャネルＭＯＳＦＥＴ２
６ｂのソース／ドレイン拡散層２４ｂ等に電気的に接続
されている。
【００４２】配線３２ａ及びインダクタ３２ｂが形成さ
れた平坦化膜２８上には、ＰＳＧより成るカバー膜３４
が形成されている。
れた平坦化膜２８上には、ＰＳＧより成るカバー膜３４
が形成されている。
【００４３】カバー膜３４には、インダクタ３２ｂのボ
ンディングパッド部３７に達する開口部（図示せず）が
形成されている。
ンディングパッド部３７に達する開口部（図示せず）が
形成されている。
【００４４】インダクタ３２ｂは、ボンディングパッド
部３７において、ボンディングワイヤ３８と接続されて
いる。
部３７において、ボンディングワイヤ３８と接続されて
いる。
【００４５】シリコン基板１０の裏側には、ゲッタリン
グサイト（Gettering site）として機能するポリシリコ
ン膜３６が形成されている。ここで、ゲッタリングサイ
トとは、金属不純物を捕捉するための領域をいう。
グサイト（Gettering site）として機能するポリシリコ
ン膜３６が形成されている。ここで、ゲッタリングサイ
トとは、金属不純物を捕捉するための領域をいう。
【００４６】一般のシリコン基板の場合には、シリコン
基板中に含まれている酸素の濃度が高いため、酸素析出
によって金属不純物を捕捉することが可能である。しか
し、本実施形態による半導体装置では、酸素濃度の低い
シリコン基板１０が用いられているため、金属不純物を
酸素析出によって捕捉することは困難である。そこで、
本実施形態による半導体装置では、シリコン基板１０の
裏側にゲッタリングサイトとして機能するポリシリコン
膜３６を形成することにより、金属不純物を捕捉できる
ようにしている。これにより、金属不純物によるＭＯＳ
ＦＥＴ等の特性を劣化を回避することができる。
基板中に含まれている酸素の濃度が高いため、酸素析出
によって金属不純物を捕捉することが可能である。しか
し、本実施形態による半導体装置では、酸素濃度の低い
シリコン基板１０が用いられているため、金属不純物を
酸素析出によって捕捉することは困難である。そこで、
本実施形態による半導体装置では、シリコン基板１０の
裏側にゲッタリングサイトとして機能するポリシリコン
膜３６を形成することにより、金属不純物を捕捉できる
ようにしている。これにより、金属不純物によるＭＯＳ
ＦＥＴ等の特性を劣化を回避することができる。
【００４７】こうして、本実施形態による半導体装置が
構成されている。
構成されている。
【００４８】図５は、本実施形態による半導体装置の共
振特性を示すグラフである。横軸は周波数を示してお
り、縦軸は利得を示している。実施例２は、本実施形態
による半導体装置の共振特性を示しており、比較例２
は、図１２に示す従来の半導体装置の共振特性を示して
いる。
振特性を示すグラフである。横軸は周波数を示してお
り、縦軸は利得を示している。実施例２は、本実施形態
による半導体装置の共振特性を示しており、比較例２
は、図１２に示す従来の半導体装置の共振特性を示して
いる。
【００４９】図５に示すように、実施例２、即ち本実施
形態による半導体装置では、比較例２、即ち従来の半導
体装置に比べて、シャープな共振特性が得られている。
このことは、本実施形態による半導体装置によれば、渦
電流損が低減され、Ｑの高いインダクタンスが得られる
ことを示している。
形態による半導体装置では、比較例２、即ち従来の半導
体装置に比べて、シャープな共振特性が得られている。
このことは、本実施形態による半導体装置によれば、渦
電流損が低減され、Ｑの高いインダクタンスが得られる
ことを示している。
【００５０】このように本実施形態によれば、シリコン
基板に含まれる酸素の濃度を低く設定することにより、
サーマルドナー現象の影響を受けにくくすることができ
るので、比抵抗の高いｐ形のシリコン基板を用いた場合
であっても、ｐ形のシリコン基板の導電型がｎ形に反転
してしまうのを抑制することができる。従って、本実施
形態によれば、ｐ形のシリコン基板の導電型がｎ形に反
転してしまうのを回避しつつ、Ｑの高いインダクタを有
する半導体装置を提供することができる。
基板に含まれる酸素の濃度を低く設定することにより、
サーマルドナー現象の影響を受けにくくすることができ
るので、比抵抗の高いｐ形のシリコン基板を用いた場合
であっても、ｐ形のシリコン基板の導電型がｎ形に反転
してしまうのを抑制することができる。従って、本実施
形態によれば、ｐ形のシリコン基板の導電型がｎ形に反
転してしまうのを回避しつつ、Ｑの高いインダクタを有
する半導体装置を提供することができる。
【００５１】また、本実施形態によれば、シリコン基板
の裏面にゲッタリングサイトとして機能するポリシリコ
ン膜が形成されているので、酸素濃度の低いシリコン基
板を用いる場合であっても、金属不純物をゲッタリング
することができる。従って、酸素濃度の低いシリコン基
板を用いる場合であっても、半導体装置の特性が劣化す
るのを回避することができる。
の裏面にゲッタリングサイトとして機能するポリシリコ
ン膜が形成されているので、酸素濃度の低いシリコン基
板を用いる場合であっても、金属不純物をゲッタリング
することができる。従って、酸素濃度の低いシリコン基
板を用いる場合であっても、半導体装置の特性が劣化す
るのを回避することができる。
【００５２】（半導体装置の製造方法）次に、本実施形
態による半導体装置の製造方法を図６乃至図８を用いて
説明する。図６乃至図８は、本実施形態による半導体装
置の製造方法を示す工程断面図である。なお、図６乃至
図８で、左側はｐチャネルＭＯＳＦＥＴが形成される領
域４０ａであり、紙面中央はｎチャネルＭＯＳＦＥＴが
形成される領域４０ｂであり、紙面右側はインダクタが
形成される領域４０ｃである。
態による半導体装置の製造方法を図６乃至図８を用いて
説明する。図６乃至図８は、本実施形態による半導体装
置の製造方法を示す工程断面図である。なお、図６乃至
図８で、左側はｐチャネルＭＯＳＦＥＴが形成される領
域４０ａであり、紙面中央はｎチャネルＭＯＳＦＥＴが
形成される領域４０ｂであり、紙面右側はインダクタが
形成される領域４０ｃである。
【００５３】まず、裏面に膜厚１μｍのポリシリコン膜
３６が形成された比抵抗８００Ωｃｍ、酸素濃度５×１
０17ｃｍ-3の（１００）のｐ形のシリコン基板１０を用
意する。
３６が形成された比抵抗８００Ωｃｍ、酸素濃度５×１
０17ｃｍ-3の（１００）のｐ形のシリコン基板１０を用
意する。
【００５４】なお、シリコン基板１０の比抵抗は、８０
０Ωｃｍに限定されるものではなく、インダクタのＱを
所望の高い値に設定することができるように適宜設定す
ればよい。例えば、８００〜３０００Ωｃｍの範囲で設
定することができる。
０Ωｃｍに限定されるものではなく、インダクタのＱを
所望の高い値に設定することができるように適宜設定す
ればよい。例えば、８００〜３０００Ωｃｍの範囲で設
定することができる。
【００５５】また、シリコン基板１０中に含まれる酸素
の濃度も、５×１０17ｃｍ-3に限定されるものではな
く、サーマルドナー現象によるシリコン基板１０の導電
型のｎ形反転を回避できるよう適宜設定すればよい。例
えば、シリコン基板１０の酸素濃度は、５×１０17ｃｍ
-3以下の範囲で設定することができる。
の濃度も、５×１０17ｃｍ-3に限定されるものではな
く、サーマルドナー現象によるシリコン基板１０の導電
型のｎ形反転を回避できるよう適宜設定すればよい。例
えば、シリコン基板１０の酸素濃度は、５×１０17ｃｍ
-3以下の範囲で設定することができる。
【００５６】次に、ＬＯＣＯＳ（LOCal Oxidation of S
ilicon）法により、シリコン基板１０の表面に、素子領
域１４ａ、１４ｂを画定する素子分離膜１２を形成す
る。この際に、ｐ+形のチャネルストップ層１８も併せ
て形成する。
ilicon）法により、シリコン基板１０の表面に、素子領
域１４ａ、１４ｂを画定する素子分離膜１２を形成す
る。この際に、ｐ+形のチャネルストップ層１８も併せ
て形成する。
【００５７】次に、イオン注入法により、素子領域１４
ａにｎ形のドーパント不純物であるＰを導入し、これに
よりｎ形ウェルを形成する。イオン注入条件は、例えば
８０ｋｅＶ、７×１０12ｃｍ-2とする。
ａにｎ形のドーパント不純物であるＰを導入し、これに
よりｎ形ウェルを形成する。イオン注入条件は、例えば
８０ｋｅＶ、７×１０12ｃｍ-2とする。
【００５８】次に、イオン注入法により、素子領域１４
ｂにｐ形のドーパント不純物であるＢを導入し、これに
よりｐ形ウェル１６ｂを形成する。イオン注入条件は、
例えば１２０ｋｅＶ、２×１０13ｃｍ-2とする。この
後、１２００℃、１２０分の熱処理を行う。
ｂにｐ形のドーパント不純物であるＢを導入し、これに
よりｐ形ウェル１６ｂを形成する。イオン注入条件は、
例えば１２０ｋｅＶ、２×１０13ｃｍ-2とする。この
後、１２００℃、１２０分の熱処理を行う。
【００５９】次に、熱酸化法により、素子分離膜１２が
形成されたシリコン基板１０上に、ゲート絶縁膜２０を
形成する（図６（ａ）参照）。
形成されたシリコン基板１０上に、ゲート絶縁膜２０を
形成する（図６（ａ）参照）。
【００６０】次に、全面に、ＣＶＤ法により、膜厚４０
０ｎｍのポリシリコン膜４２を形成する（図６（ｂ）参
照）。
０ｎｍのポリシリコン膜４２を形成する（図６（ｂ）参
照）。
【００６１】次に、ｎチャネルＭＯＳＦＥＴが形成され
る領域４０ｂ及びインダクタが形成される領域４０ｃを
覆うフォトレジストマスク４４をマスクとして、ｎ形の
ドーパント不純物、例えばＰをイオン注入し、ｐチャネ
ルＭＯＳＦＥＴが形成される領域４０ａのポリシリコン
膜４２にｎ形のドーパント不純物を導入する。イオン注
入条件は、例えば５０ｋｅＶ、１×１０16ｃｍ-2とす
る。これにより、ｎ形のドーパント不純物が導入された
ポリシリコン膜４２ａが形成される（図６（ｃ）参
照）。
る領域４０ｂ及びインダクタが形成される領域４０ｃを
覆うフォトレジストマスク４４をマスクとして、ｎ形の
ドーパント不純物、例えばＰをイオン注入し、ｐチャネ
ルＭＯＳＦＥＴが形成される領域４０ａのポリシリコン
膜４２にｎ形のドーパント不純物を導入する。イオン注
入条件は、例えば５０ｋｅＶ、１×１０16ｃｍ-2とす
る。これにより、ｎ形のドーパント不純物が導入された
ポリシリコン膜４２ａが形成される（図６（ｃ）参
照）。
【００６２】次に、ｐチャネルＭＯＳＦＥＴが形成され
る領域４０ａ及びインダクタが形成される領域４０ｃを
覆うフォトレジストマスク４６をマスクとして、ｎ形の
ドーパント不純物、例えばＰをイオン注入し、ｎチャネ
ルＭＯＳＦＥＴが形成される領域４０ｂのポリシリコン
膜４２にｎ形のドーパント不純物を導入する。これによ
り、ｎ形のドーパント不純物が導入されたポリシリコン
膜４２ｂが形成される（図７（ａ）参照）。
る領域４０ａ及びインダクタが形成される領域４０ｃを
覆うフォトレジストマスク４６をマスクとして、ｎ形の
ドーパント不純物、例えばＰをイオン注入し、ｎチャネ
ルＭＯＳＦＥＴが形成される領域４０ｂのポリシリコン
膜４２にｎ形のドーパント不純物を導入する。これによ
り、ｎ形のドーパント不純物が導入されたポリシリコン
膜４２ｂが形成される（図７（ａ）参照）。
【００６３】次に、フォトリソグラフィ技術により、ポ
リシリコン膜４２、４２ａ、４２ｂをパターニングし、
ポリシリコンより成るゲート電極２２ａ、２２ｂを形成
する。
リシリコン膜４２、４２ａ、４２ｂをパターニングし、
ポリシリコンより成るゲート電極２２ａ、２２ｂを形成
する。
【００６４】次に、ｎチャネルＭＯＳＦＥＴが形成され
る領域４０ｂ及びインダクタ４０ｃが形成される領域４
０ｃを覆うフォトレジストマスク４８をマスクとして、
ゲート電極２２ａに自己整合でｐ形のドーパント不純
物、例えばＢをイオン注入する。イオン注入条件は、例
えばＢＦ2 +イオン、４０ｋｅＶ、１．５×１０15ｃｍ-2
とする。これにより、ゲート電極２２ａの両側のｎ形ウ
ェル１６ａ内に、ソース／ドレイン拡散層２４ａが形成
される。こうして、ゲート電極２２ａとソース／ドレイ
ン拡散層２４ａとを有するｐチャネルＭＯＳＦＥＴ２６
ａが形成される（図７（ｂ）参照）。
る領域４０ｂ及びインダクタ４０ｃが形成される領域４
０ｃを覆うフォトレジストマスク４８をマスクとして、
ゲート電極２２ａに自己整合でｐ形のドーパント不純
物、例えばＢをイオン注入する。イオン注入条件は、例
えばＢＦ2 +イオン、４０ｋｅＶ、１．５×１０15ｃｍ-2
とする。これにより、ゲート電極２２ａの両側のｎ形ウ
ェル１６ａ内に、ソース／ドレイン拡散層２４ａが形成
される。こうして、ゲート電極２２ａとソース／ドレイ
ン拡散層２４ａとを有するｐチャネルＭＯＳＦＥＴ２６
ａが形成される（図７（ｂ）参照）。
【００６５】次に、ｐチャネルＭＯＳＦＥＴが形成され
る領域４０ａ及びインダクタが形成される領域４０ｃを
覆うフォトレジストマスク５０をマスクとして、ゲート
電極２２ｂに自己整合でｎ形のドーパント不純物、例え
ばＡｓをイオン注入する。イオン注入条件は、例えば８
０ｋｅＶ、２×１０15ｃｍ-2とする。これにより、ゲー
ト電極２２ｂの両側のｐ形ウェル１６ｂ内に、ソース／
ドレイン拡散層２４ｂが形成される。こうして、ゲート
電極２２ｂとソース／ドレイン拡散層２４ｂとを有する
ｎチャネルＭＯＳＦＥＴ２６ｂが形成される（図７
（ｃ）参照）。
る領域４０ａ及びインダクタが形成される領域４０ｃを
覆うフォトレジストマスク５０をマスクとして、ゲート
電極２２ｂに自己整合でｎ形のドーパント不純物、例え
ばＡｓをイオン注入する。イオン注入条件は、例えば８
０ｋｅＶ、２×１０15ｃｍ-2とする。これにより、ゲー
ト電極２２ｂの両側のｐ形ウェル１６ｂ内に、ソース／
ドレイン拡散層２４ｂが形成される。こうして、ゲート
電極２２ｂとソース／ドレイン拡散層２４ｂとを有する
ｎチャネルＭＯＳＦＥＴ２６ｂが形成される（図７
（ｃ）参照）。
【００６６】次に、全面に、ＣＶＤ法により、膜厚８０
０ｎｍのＰＳＧ膜を形成する。この後、１０００℃、１
０分の熱処理を行うことにより、ＰＳＧ膜のリフローを
行う。これにより、ＰＳＧより成る平坦化膜２８が形成
される。なお、この熱処理により、ソース／ドレイン拡
散層２４ａ、２４ｂのドーパント不純物も拡散される。
０ｎｍのＰＳＧ膜を形成する。この後、１０００℃、１
０分の熱処理を行うことにより、ＰＳＧ膜のリフローを
行う。これにより、ＰＳＧより成る平坦化膜２８が形成
される。なお、この熱処理により、ソース／ドレイン拡
散層２４ａ、２４ｂのドーパント不純物も拡散される。
【００６７】次に、フォトリソグラフィ技術により、平
坦化膜２８に、ソース／ドレイン拡散層２４ａ、２４ｂ
に達するコンタクトホール３０を形成する（図８（ａ）
参照）。
坦化膜２８に、ソース／ドレイン拡散層２４ａ、２４ｂ
に達するコンタクトホール３０を形成する（図８（ａ）
参照）。
【００６８】次に、全面に、スパッタ法により、１μｍ
のアルミニウム膜３２を形成する（図８（ｂ）参照）。
のアルミニウム膜３２を形成する（図８（ｂ）参照）。
【００６９】次に、フォトリソグラフィ技術により、ア
ルミニウム膜３２をパターニングし、アルミニウムより
成る配線３２ａ及びインダクタ３２ｂを形成する。
ルミニウム膜３２をパターニングし、アルミニウムより
成る配線３２ａ及びインダクタ３２ｂを形成する。
【００７０】次に、全面に、ＣＶＤ法により、膜厚１μ
ｍのＰＳＧ膜より成るカバー膜３４を形成する。
ｍのＰＳＧ膜より成るカバー膜３４を形成する。
【００７１】次に、カバー膜３４に、ボンディングパッ
ド部３７（図１（ｂ）参照）に達する開口部（図示せ
ず）を形成する。この後、ボンディングパッド部３７に
ボンディングワイヤ３８を接続する。
ド部３７（図１（ｂ）参照）に達する開口部（図示せ
ず）を形成する。この後、ボンディングパッド部３７に
ボンディングワイヤ３８を接続する。
【００７２】こうして、本実施形態による半導体装置が
製造される（図８（ｃ）参照）。
製造される（図８（ｃ）参照）。
【００７３】このように本実施形態によれば、シリコン
基板に高抵抗層を埋め込む必要がないため、Ｑの高いイ
ンダクタを有する半導体装置を簡便な工程で製造するこ
とができ、半導体装置のコストダウンに寄与することが
できる。
基板に高抵抗層を埋め込む必要がないため、Ｑの高いイ
ンダクタを有する半導体装置を簡便な工程で製造するこ
とができ、半導体装置のコストダウンに寄与することが
できる。
【００７４】［第２実施形態］本発明の第２実施形態に
よる半導体装置及びその製造方法を図９及び図１０を用
いて説明する。図９は、本実施形態による半導体装置を
示す断面図である。図１０は、本実施形態による半導体
装置の製造方法を示す工程断面図である。図１乃至図８
に示す第１実施形態による半導体装置及びその製造方法
と同一の構成要素には、同一の符号を付して説明を省略
または簡潔にする。
よる半導体装置及びその製造方法を図９及び図１０を用
いて説明する。図９は、本実施形態による半導体装置を
示す断面図である。図１０は、本実施形態による半導体
装置の製造方法を示す工程断面図である。図１乃至図８
に示す第１実施形態による半導体装置及びその製造方法
と同一の構成要素には、同一の符号を付して説明を省略
または簡潔にする。
【００７５】本実施形態による半導体装置及びその製造
方法は、ｐ形のシリコン基板１０上にエピタキシャル層
５２が形成されていることに主な特徴がある。
方法は、ｐ形のシリコン基板１０上にエピタキシャル層
５２が形成されていることに主な特徴がある。
【００７６】即ち、図９に示すように、シリコン基板１
０上には、ｎ形のシリコンより成るエピタキシャル層５
２が形成されている。
０上には、ｎ形のシリコンより成るエピタキシャル層５
２が形成されている。
【００７７】ｐ形ウェル１６ｂが形成された領域の近傍
には、シリコン基板１０とエピタキシャル層５２との界
面近傍に、ｎ+形の埋め込み拡散層５４が形成されてい
る。
には、シリコン基板１０とエピタキシャル層５２との界
面近傍に、ｎ+形の埋め込み拡散層５４が形成されてい
る。
【００７８】本実施形態によれば、シリコン基板１０上
にエピタキシャル層５２が形成されているので、シリコ
ン基板１０に直接ｐチャネルＭＯＳＦＥＴ２６ａとｎチ
ャネルＭＯＳＦＥＴ２６ｂを形成する第１実施形態によ
る半導体装置の場合と比べて、素子分離を容易化するこ
とができる。
にエピタキシャル層５２が形成されているので、シリコ
ン基板１０に直接ｐチャネルＭＯＳＦＥＴ２６ａとｎチ
ャネルＭＯＳＦＥＴ２６ｂを形成する第１実施形態によ
る半導体装置の場合と比べて、素子分離を容易化するこ
とができる。
【００７９】即ち、第１実施形態による半導体装置で
は、シリコン基板１０に直接ｐチャネルＭＯＳＦＥＴ２
６ａとｎチャネルＭＯＳＦＥＴ２６ｂとを形成するた
め、素子分離膜１２のみで素子分離を行うのは必ずしも
容易ではなく、素子分離を確実にするためにはチャネル
ストップ層１８を形成しなければならなかった。
は、シリコン基板１０に直接ｐチャネルＭＯＳＦＥＴ２
６ａとｎチャネルＭＯＳＦＥＴ２６ｂとを形成するた
め、素子分離膜１２のみで素子分離を行うのは必ずしも
容易ではなく、素子分離を確実にするためにはチャネル
ストップ層１８を形成しなければならなかった。
【００８０】これに対し、本実施形態によれば、エピタ
キシャル層５２にｐチャネルＭＯＳＦＥＴ２６ａとｎチ
ャネルＭＯＳＦＥＴ２６ｂとを形成するので、チャネル
ストップ層１８を形成することなく素子分離を容易に行
うことができる。即ち、ｎ形のエピタキシャル層５２
は、シリコン基板１０のように高抵抗にする必要がない
ため、チャネルストップ層１８を形成することなく容易
に素子分離を行うことができる。
キシャル層５２にｐチャネルＭＯＳＦＥＴ２６ａとｎチ
ャネルＭＯＳＦＥＴ２６ｂとを形成するので、チャネル
ストップ層１８を形成することなく素子分離を容易に行
うことができる。即ち、ｎ形のエピタキシャル層５２
は、シリコン基板１０のように高抵抗にする必要がない
ため、チャネルストップ層１８を形成することなく容易
に素子分離を行うことができる。
【００８１】次に、本実施形態による半導体装置の製造
方法を図１０を用いて説明する。
方法を図１０を用いて説明する。
【００８２】図１０（ａ）に示すように、まず、裏面に
膜厚１μｍのポリシリコン膜３６が形成された比抵抗８
００Ωｃｍ、酸素濃度５×１０17ｃｍ-3の（１００）の
ｐ形のシリコン基板１０を用意する。
膜厚１μｍのポリシリコン膜３６が形成された比抵抗８
００Ωｃｍ、酸素濃度５×１０17ｃｍ-3の（１００）の
ｐ形のシリコン基板１０を用意する。
【００８３】次に、ｐ形のシリコン基板１０上に、減圧
ＣＶＤ法により、ｎ形のシリコンより成るエピタキシャ
ル層５２を形成する（図１０（ａ）参照）。
ＣＶＤ法により、ｎ形のシリコンより成るエピタキシャ
ル層５２を形成する（図１０（ａ）参照）。
【００８４】次に、図６に示す第１実施形態による半導
体装置の製造方法と同様にして、素子分離膜１２及びゲ
ート絶縁膜２０を形成する。
体装置の製造方法と同様にして、素子分離膜１２及びゲ
ート絶縁膜２０を形成する。
【００８５】次に、ｎチャネルＭＯＳＦＥＴが形成され
る領域４０ｂを開口するフォトレジストマスクをマスク
として、ｎ形のドーパント不純物であるＳｂ（アンチモ
ン）を例えば３．５×１０15ｃｍ-2と高濃度にイオン注
入することにより、ｎ+形の埋め込み拡散層５４を形成
する。イオン注入条件は、例えば、Ｓｂ+イオン、７０
ｋｅＶ、３．５×１０15ｃｍ-2とする。
る領域４０ｂを開口するフォトレジストマスクをマスク
として、ｎ形のドーパント不純物であるＳｂ（アンチモ
ン）を例えば３．５×１０15ｃｍ-2と高濃度にイオン注
入することにより、ｎ+形の埋め込み拡散層５４を形成
する。イオン注入条件は、例えば、Ｓｂ+イオン、７０
ｋｅＶ、３．５×１０15ｃｍ-2とする。
【００８６】次に、図６に示す第１実施形態による半導
体装置の製造方法と同様にして、ｎ形ウェル１６ａ及び
ｐ形ウェル１６ｂを形成する。
体装置の製造方法と同様にして、ｎ形ウェル１６ａ及び
ｐ形ウェル１６ｂを形成する。
【００８７】この後の半導体装置の製造方法は、図６
（ｂ）乃至図８（ｃ）に示す第１実施形態による半導体
装置の製造方法と同様であるので説明を省略する。
（ｂ）乃至図８（ｃ）に示す第１実施形態による半導体
装置の製造方法と同様であるので説明を省略する。
【００８８】こうして、本実施形態による半導体装置が
製造される。
製造される。
【００８９】このように、本実施形態によれば、シリコ
ン基板上にエピタキシャル層を形成し、このエピタキシ
ャル層にｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦ
ＥＴとを形成するので、チャネルストップ層を形成する
ことなく容易に素子分離を行うことができる。
ン基板上にエピタキシャル層を形成し、このエピタキシ
ャル層にｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦ
ＥＴとを形成するので、チャネルストップ層を形成する
ことなく容易に素子分離を行うことができる。
【００９０】［変形実施形態］本発明は上記実施形態に
限らず種々の変形が可能である。
限らず種々の変形が可能である。
【００９１】例えば、上記実施形態では、ｐチャネルＭ
ＯＳＦＥＴとｎチャネルＭＯＳＦＥＴとを有するＣＭＯ
Ｓ構造の半導体装置を例に説明したが、本発明は、ＣＭ
ＯＳ構造の半導体装置に限定されるものではなく、イン
ダクタを有するあらゆる構造の半導体装置に適用するこ
とができる。例えば、ｎチャネルＭＯＳＦＥＴを有する
半導体装置、ｐチャネルＭＯＳＦＥＴを有する半導体装
置、ＢｉＣＭＯＳ構造の半導体装置等、あらゆる半導体
装置に適用することができる。また、ＣＣＤ（Charge C
oupled Device）などの発光素子や電力用半導体デバイ
ス等にも適用することができる。
ＯＳＦＥＴとｎチャネルＭＯＳＦＥＴとを有するＣＭＯ
Ｓ構造の半導体装置を例に説明したが、本発明は、ＣＭ
ＯＳ構造の半導体装置に限定されるものではなく、イン
ダクタを有するあらゆる構造の半導体装置に適用するこ
とができる。例えば、ｎチャネルＭＯＳＦＥＴを有する
半導体装置、ｐチャネルＭＯＳＦＥＴを有する半導体装
置、ＢｉＣＭＯＳ構造の半導体装置等、あらゆる半導体
装置に適用することができる。また、ＣＣＤ（Charge C
oupled Device）などの発光素子や電力用半導体デバイ
ス等にも適用することができる。
【００９２】また、本発明は、ＳＯＩ（Silicon on Ins
ulator）基板を用いた場合にも適用することができる。
図１１は、ＳＯＩ基板を用いた半導体装置を示す概略図
である。図１１に示すように、シリコン基板１０、シリ
コン酸化膜５６、及びシリコン層６８から成るＳＯＩ基
板上には、平坦化膜２８を介してインダクタ３２ｂが形
成されている。このようにＳＯＩ基板を用いた場合であ
っても、上記実施形態と同様に、Ｑの高いインダクタを
有する半導体装置を提供することができる。
ulator）基板を用いた場合にも適用することができる。
図１１は、ＳＯＩ基板を用いた半導体装置を示す概略図
である。図１１に示すように、シリコン基板１０、シリ
コン酸化膜５６、及びシリコン層６８から成るＳＯＩ基
板上には、平坦化膜２８を介してインダクタ３２ｂが形
成されている。このようにＳＯＩ基板を用いた場合であ
っても、上記実施形態と同様に、Ｑの高いインダクタを
有する半導体装置を提供することができる。
【００９３】また、上記実施形態では、ｐ形のシリコン
基板１０を用いる場合を例に説明したが、ｐ形のシリコ
ン基板に限定されるものではなく、ｎ形のシリコン基板
やｉ形のシリコン基板を用いる場合にも適用することが
できる。即ち、酸素濃度の低いシリコン基板を用いれ
ば、サーマルドナー現象による影響を低減することがで
きるので、安定した特性の半導体装置を提供することが
できる。
基板１０を用いる場合を例に説明したが、ｐ形のシリコ
ン基板に限定されるものではなく、ｎ形のシリコン基板
やｉ形のシリコン基板を用いる場合にも適用することが
できる。即ち、酸素濃度の低いシリコン基板を用いれ
ば、サーマルドナー現象による影響を低減することがで
きるので、安定した特性の半導体装置を提供することが
できる。
【００９４】また、上記実施形態では、シリコン基板の
裏側にゲッタリングサイトとして機能するポリシリコン
膜３６を形成したが、ゲッタリングサイトはポリシリコ
ン膜３６に限定されるものではなく、他のあらゆるゲッ
タリングサイトを形成してもよい。例えば、シリコン基
板１０の裏面を粗く研磨することにより、ゲッタリング
サイトを形成してもよい。
裏側にゲッタリングサイトとして機能するポリシリコン
膜３６を形成したが、ゲッタリングサイトはポリシリコ
ン膜３６に限定されるものではなく、他のあらゆるゲッ
タリングサイトを形成してもよい。例えば、シリコン基
板１０の裏面を粗く研磨することにより、ゲッタリング
サイトを形成してもよい。
【００９５】また、上記実施形態では、シリコン基板上
に絶縁膜を介してインダクタを形成したが、必ずしも絶
縁膜を介してインダクタを形成する必要はなく、所望の
高いＱを有するインダクタが形成されるよう様々な構成
をとることができる。
に絶縁膜を介してインダクタを形成したが、必ずしも絶
縁膜を介してインダクタを形成する必要はなく、所望の
高いＱを有するインダクタが形成されるよう様々な構成
をとることができる。
【００９６】［付記］ （付記１） 比抵抗８００Ωｃｍ以上、酸素濃度５×１
０17ｃｍ-3以下のシリコン基板と、前記シリコン基板に
形成されたインダクタとを有することを特徴とする半導
体装置。
０17ｃｍ-3以下のシリコン基板と、前記シリコン基板に
形成されたインダクタとを有することを特徴とする半導
体装置。
【００９７】（付記２） 付記１記載の半導体装置にお
いて、前記シリコン基板中の第１の領域に形成されたウ
ェルと、前記ウェル上に、ゲート絶縁膜を介して形成さ
れたゲート電極と、前記ゲート電極の両側の前記ウェル
内に形成され、少なくともその一方が前記インダクタに
電気的に接続されたソース／ドレイン拡散層とを更に有
することを特徴とする半導体装置。
いて、前記シリコン基板中の第１の領域に形成されたウ
ェルと、前記ウェル上に、ゲート絶縁膜を介して形成さ
れたゲート電極と、前記ゲート電極の両側の前記ウェル
内に形成され、少なくともその一方が前記インダクタに
電気的に接続されたソース／ドレイン拡散層とを更に有
することを特徴とする半導体装置。
【００９８】（付記３） 付記２記載の半導体装置にお
いて、前記第１の領域の近傍の前記シリコン基板中に形
成されたチャネルストッパ層を更に有することを特徴と
する半導体装置。
いて、前記第１の領域の近傍の前記シリコン基板中に形
成されたチャネルストッパ層を更に有することを特徴と
する半導体装置。
【００９９】（付記４） 付記１記載の半導体装置にお
いて、前記シリコン基板上に形成された第１の半導体層
と、前記第１の半導体層の第１の領域に形成されたウェ
ルと、前記ウェル上に、ゲート絶縁膜を介して形成され
たゲート電極と、前記ゲート電極の両側の前記ウェル内
に形成され、少なくともその一方が前記インダクタに電
気的に接続されたソース／ドレイン拡散層とを更に有す
ることを特徴とする半導体装置。
いて、前記シリコン基板上に形成された第１の半導体層
と、前記第１の半導体層の第１の領域に形成されたウェ
ルと、前記ウェル上に、ゲート絶縁膜を介して形成され
たゲート電極と、前記ゲート電極の両側の前記ウェル内
に形成され、少なくともその一方が前記インダクタに電
気的に接続されたソース／ドレイン拡散層とを更に有す
ることを特徴とする半導体装置。
【０１００】（付記５） 付記１乃至４のいずれかに記
載の半導体装置において、前記シリコン基板は、金属不
純物を捕捉するゲッタリング領域を更に有することを特
徴とする半導体装置。
載の半導体装置において、前記シリコン基板は、金属不
純物を捕捉するゲッタリング領域を更に有することを特
徴とする半導体装置。
【０１０１】（付記６） 付記５記載の半導体装置にお
いて、前記ゲッタリング領域は、前記シリコン基板の裏
面に形成された第２の半導体層であることを特徴とする
半導体装置。
いて、前記ゲッタリング領域は、前記シリコン基板の裏
面に形成された第２の半導体層であることを特徴とする
半導体装置。
【０１０２】（付記７） 付記５記載の半導体装置にお
いて、前記ゲッタリング領域は、前記シリコン基板の裏
面を研磨することにより形成されていることを特徴とす
る半導体装置。
いて、前記ゲッタリング領域は、前記シリコン基板の裏
面を研磨することにより形成されていることを特徴とす
る半導体装置。
【０１０３】（付記８） 比抵抗８００Ωｃｍ以上、酸
素濃度５×１０17ｃｍ-3以下のシリコン基板に、インダ
クタを形成する工程を有することを特徴とする半導体装
置の製造方法。
素濃度５×１０17ｃｍ-3以下のシリコン基板に、インダ
クタを形成する工程を有することを特徴とする半導体装
置の製造方法。
【０１０４】（付記９） 付記８記載の半導体装置の製
造方法において、前記シリコン基板は、金属不純物を捕
捉するゲッタリング領域を更に有することを特徴とする
半導体装置の製造方法。
造方法において、前記シリコン基板は、金属不純物を捕
捉するゲッタリング領域を更に有することを特徴とする
半導体装置の製造方法。
【０１０５】
【発明の効果】以上の通り、本発明によれば、シリコン
基板に含まれる酸素の濃度を低く設定することにより、
サーマルドナー現象の影響を受けにくくすることができ
るので、比抵抗の高いｐ形のシリコン基板を用いた場合
であっても、ｐ形のシリコン基板の導電型がｎ形に反転
してしまうのを抑制することができる。従って、本発明
によれば、ｐ形のシリコン基板の導電型がｎ形に反転し
てしまうのを回避しつつ、Ｑの高いインダクタを有する
半導体装置を提供することができる。
基板に含まれる酸素の濃度を低く設定することにより、
サーマルドナー現象の影響を受けにくくすることができ
るので、比抵抗の高いｐ形のシリコン基板を用いた場合
であっても、ｐ形のシリコン基板の導電型がｎ形に反転
してしまうのを抑制することができる。従って、本発明
によれば、ｐ形のシリコン基板の導電型がｎ形に反転し
てしまうのを回避しつつ、Ｑの高いインダクタを有する
半導体装置を提供することができる。
【０１０６】また、本発明によれば、シリコン基板の裏
面にゲッタリングサイトとして機能するポリシリコン膜
が形成されているので、酸素濃度の低いシリコン基板を
用いる場合であっても、金属不純物をゲッタリングする
ことができる。従って、本発明によれば、酸素濃度の低
いシリコン基板を用いる場合であっても、半導体装置の
特性が劣化するのを回避することができる。
面にゲッタリングサイトとして機能するポリシリコン膜
が形成されているので、酸素濃度の低いシリコン基板を
用いる場合であっても、金属不純物をゲッタリングする
ことができる。従って、本発明によれば、酸素濃度の低
いシリコン基板を用いる場合であっても、半導体装置の
特性が劣化するのを回避することができる。
【０１０７】また、本発明によれば、シリコン基板に高
抵抗層を埋め込む必要がないため、Ｑの高いインダクタ
を有する半導体装置を簡便な工程で製造することがで
き、半導体装置のコストダウンに寄与することができ
る。
抵抗層を埋め込む必要がないため、Ｑの高いインダクタ
を有する半導体装置を簡便な工程で製造することがで
き、半導体装置のコストダウンに寄与することができ
る。
【０１０８】また、本発明によれば、シリコン基板上に
エピタキシャル層を形成し、このエピタキシャル層にｐ
チャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴとを形
成するので、チャネルストップ層を形成することなく容
易に素子分離を行うことができる。
エピタキシャル層を形成し、このエピタキシャル層にｐ
チャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴとを形
成するので、チャネルストップ層を形成することなく容
易に素子分離を行うことができる。
【図１】本発明の第１実施形態による半導体装置を示す
断面図である。
断面図である。
【図２】ｐ形のシリコン基板の比抵抗とインダクタのＱ
との関係を示すグラフである。
との関係を示すグラフである。
【図３】比抵抗の高いシリコン基板を用いた半導体装置
を示す概念図である。
を示す概念図である。
【図４】熱処理時間とサーマルドナーの発生量との関係
を示すグラフである。
を示すグラフである。
【図５】本発明の第１実施形態による半導体装置の共振
特性を示すグラフである。
特性を示すグラフである。
【図６】本発明の第１実施形態による半導体装置の製造
方法を示す工程断面図（その１）である。
方法を示す工程断面図（その１）である。
【図７】本発明の第１実施形態による半導体装置の製造
方法を示す工程断面図（その２）である。
方法を示す工程断面図（その２）である。
【図８】本発明の第１実施形態による半導体装置の製造
方法を示す工程断面図（その３）である。
方法を示す工程断面図（その３）である。
【図９】本発明の第２実施形態による半導体装置を示す
断面図である。
断面図である。
【図１０】本発明の第２実施形態による半導体装置の製
造方法を示す工程断面図である。
造方法を示す工程断面図である。
【図１１】本発明の変形実施形態による半導体装置を示
す概略図である。
す概略図である。
【図１２】従来の半導体装置を示す概念図である。
【図１３】提案されている半導体装置を示す概念図であ
る。
る。
１０…シリコン基板 １２…素子分離膜 １４ａ、１４ｂ…素子領域 １６ａ…ｎ形ウェル １６ｂ…ｐ形ウェル １８…チャネルストップ層 ２０…ゲート絶縁膜 ２２…ポリシリコン膜 ２２ａ、２２ｂ…ゲート電極 ２４ａ、２４ｂ…ソース／ドレイン拡散層 ２６ａ…ｐチャネルＭＯＳＦＥＴ ２６ｂ…ｎチャネルＭＯＳＦＥＴ ２８…平坦化膜 ３０…コンタクトホール ３２ａ…配線 ３２ｂ…インダクタ ３４…カバー膜 ３６…ポリシリコン膜 ３７…ボンディングパッド部 ３８…ボンディングワイヤ ４０ａ…ｐチャネルＭＯＳＦＥＴが形成される領域 ４０ｂ…ｎチャネルＭＯＳＦＥＴが形成される領域 ４０ｃ…インダクタが形成される領域 ４２…ポリシリコン膜 ４４…フォトレジストマスク ４６…フォトレジストマスク ４８…フォトレジストマスク ５０…フォトレジストマスク ５２…エピタキシャル層 ５４…埋め込み拡散層 ５６…シリコン酸化膜 ５８…シリコン層 ７０…シリコン基板 ７２…絶縁膜 ７４…インダクタ １１０…シリコン基板 １１２…トレンチ １１４…高抵抗層 １２８…絶縁膜 １３２ｂ…インダクタ １３８…ボンディングワイヤ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/092 (72)発明者 本間 一弘 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5F038 AV06 AZ04 EZ01 EZ06 EZ11 EZ13 EZ14 EZ17 EZ18 EZ20 5F048 AA04 AA09 AC10 BA00 BA01 BA07 BA12 BA16 BB07 BE03 BG12 BH07
Claims (5)
- 【請求項１】 比抵抗８００Ωｃｍ以上、酸素濃度５×
１０17ｃｍ-3以下のシリコン基板と、 前記シリコン基板に形成されたインダクタとを有するこ
とを特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、 前記シリコン基板上に形成された第１の半導体層と、 前記第１の半導体層の第１の領域に形成されたウェル
と、 前記ウェル上に、ゲート絶縁膜を介して形成されたゲー
ト電極と、 前記ゲート電極の両側の前記ウェル内に形成され、少な
くともその一方が前記インダクタに電気的に接続された
ソース／ドレイン拡散層とを更に有することを特徴とす
る半導体装置。 - 【請求項３】 請求項１又は２記載の半導体装置におい
て、 前記シリコン基板は、金属不純物を捕捉するゲッタリン
グ領域を更に有することを特徴とする半導体装置。 - 【請求項４】 比抵抗８００Ωｃｍ以上、酸素濃度５×
１０17ｃｍ-3以下のシリコン基板に、インダクタを形成
する工程を有することを特徴とする半導体装置の製造方
法。 - 【請求項５】 請求項４記載の半導体装置の製造方法に
おいて、 前記シリコン基板は、金属不純物を捕捉するゲッタリン
グ領域を更に有することを特徴とする半導体装置の製造
方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000361526A JP2002164512A (ja) | 2000-11-28 | 2000-11-28 | 半導体装置及びその製造方法 |
| US09/883,393 US6528382B2 (en) | 2000-11-28 | 2001-06-19 | Semiconductor device and method for fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000361526A JP2002164512A (ja) | 2000-11-28 | 2000-11-28 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002164512A true JP2002164512A (ja) | 2002-06-07 |
Family
ID=18832946
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000361526A Pending JP2002164512A (ja) | 2000-11-28 | 2000-11-28 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6528382B2 (ja) |
| JP (1) | JP2002164512A (ja) |
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| JP2013110276A (ja) * | 2011-11-21 | 2013-06-06 | Shin Etsu Handotai Co Ltd | 半導体基板の評価方法および評価用半導体基板 |
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