JP2002164512A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Abstract
ることができる半導体装置及びその製造方法を提供す
る。 【解決手段】 比抵抗800Ωcm以上、酸素濃度5×
1017cm-3以下のシリコン基板10と、シリコン基板
に形成されたインダクタ32bとを有している。
Description
の製造方法に係り、特に、インダクタを有する半導体装
置及びその製造方法に関する。
LSIにおいては、広い周波数帯域の信号処理を可能と
すべく、半導体チップ内にインダクタを形成することが
有効である。
体装置を示す概念図である。
ないMOSFET等が形成されている。MOSFET等
が形成されたシリコン基板110上には、絶縁膜128
が形成されている。絶縁膜128上には、インダクタ1
32bが形成されている。インダクタ132bには、ボ
ンディングワイヤ138が接続されている。
来の半導体装置が構成されている。
は、インダクタ132bの下方のシリコン基板110中
で図12に示すように大きな渦電流が発生し、渦電流損
によって、インダクタ132bのQが3〜8程度と低く
なってしまっていた。
振特性を示す指標であり、近時ではQを20以上にする
ことが求められている。
13に示すような半導体装置が提案されている。図13
は、提案されている半導体装置を示す概念図である。
110中には、複数のトレンチ112が形成されてい
る。トレンチ112内には、ポリシリコンより成る高抵
抗層114が埋め込まれている。高抵抗層114が埋め
込まれたシリコン基板110上には、絶縁膜128が形
成されている。絶縁膜128上には、インダクタ132
bが形成されている。
4をシリコン基板110中に埋め込むことにより、イン
ダクタ132bの下方の比抵抗が高くなっているので、
渦電流損を低減することができ、インダクタ132bの
Qを向上することができる。
に示す提案されている半導体装置では、シリコン基板1
10にトレンチ112を形成して、更に高抵抗層114
を埋め込まなければならないため、図12に示す従来の
半導体装置の場合と比べて製造工程の数が10工程程度
も多くなってしまう。このような製造工程数の増加は、
半導体装置のコスト増を招くこととなる。このため、シ
リコン基板中に高抵抗層を埋め込むことなく、インダク
タのQを高くする技術が待望されていた。
インダクタを形成することができる半導体装置及びその
製造方法を提供することにある。
0Ωcm以上、酸素濃度5×1017cm-3以下のシリコ
ン基板と、前記シリコン基板に形成されたインダクタと
を有することを特徴とする半導体装置により達成され
る。これにより、シリコン基板に含まれる酸素の濃度を
低く設定することにより、サーマルドナー現象の影響を
受けにくくすることができるので、比抵抗の高いシリコ
ン基板を用いた場合であっても、シリコン基板の導電型
が反転してしまうのを抑制しつつ、Qの高いインダクタ
を有する半導体装置を提供することができる。また、シ
リコン基板に高抵抗層を埋め込む必要がないため、Qの
高いインダクタを有する半導体装置を簡便な工程で製造
することができ、半導体装置のコストダウンに寄与する
ことができる。
上、酸素濃度5×1017cm-3以下のシリコン基板に、
インダクタを形成する工程を有することを特徴とする半
導体装置の製造方法により達成される。これにより、シ
リコン基板に含まれる酸素の濃度を低く設定することに
より、サーマルドナー現象の影響を受けにくくすること
ができるので、比抵抗の高いシリコン基板を用いた場合
であっても、シリコン基板の導電型が反転してしまうの
を回避しつつ、Qの高いインダクタを有する半導体装置
を提供することができる。また、シリコン基板に高抵抗
層を埋め込む必要がないため、Qの高いインダクタを有
する半導体装置を簡便な工程で製造することができ、半
導体装置のコストダウンに寄与することができる。
施形態による半導体装置及びその製造方法を説明するに
先立って、本発明の原理について説明する。
ンダクタのQとの関係を示すグラフである。図2から分
かるように、インダクタのQは、比抵抗が高くなるに伴
って高くなる傾向にある。
Qを向上するためには、p形のシリコン基板の比抵抗を
高く設定すればよいと考えられる。
た半導体装置を示す概念図である。
基板70上に、絶縁膜72を介してインダクタ74を形
成すれば、渦電流が小さくなり、渦電流損を低減するこ
とができるので、インダクタのQを向上することができ
ると考えられる。
比抵抗を単に高く設定した場合には、インダクタ74等
を形成する工程で行われる450℃程度の熱処理によ
り、シリコン基板70の導電型が変化してしまいやす
い。
1018cm-3オーダーの酸素が含まれており、インダク
タ等を形成する工程で行われる450℃程度の熱処理に
より、シリコン基板中に酸素錯体が生じる。この酸素錯
体は、n形ドーパントとして機能するものであり、サー
マル(熱的)ドナー又は酸素ドナーとよばれる。ここ
で、サーマルドナーがシリコン基板等の導電型に影響を
与える現象をサーマルドナー現象という。
m、酸素濃度1.5×1018cm-3の通常のp形のシリ
コン基板110を用いた場合には、シリコン基板110
中に含まれるp形のドーパント不純物の濃度が高いた
め、サーマルドナー現象の影響を受けにくく、p形のシ
リコン基板110の導電型はn形に変化しにくい。例え
ば、450℃の熱処理を、300分以上行わなければ、
p形のシリコン基板110の導電型がn形に反転してし
まうことはない。
基板を用いた場合には、p形のドーパント不純物がわず
かしか含まれていないため、サーマルドナー現象の影響
を受けやすい。このため、p形のシリコン基板70の比
抵抗を例えば100Ωcmと単に高く設定した場合に
は、450℃の熱処理をわずか30分行っただけで、p
形のシリコン基板70の導電型がn形に反転してしま
う。本来p形であるべきシリコン基板70の導電型がn
形に反転してしまうと、素子分離が困難になる等、半導
体装置の製造プロセス上、様々な不都合が生じる。
果、シリコン基板の酸素濃度を低く設定すれば、p形の
シリコン基板の導電型がn形に反転するのを抑制しつ
つ、Qの高いインダクタを有する半導体装置を提供でき
ることに想到した。
は、p形のドーパント不純物をわずかしか含まないた
め、サーマルドナーの影響を受けやすい。しかし、シリ
コン基板の酸素濃度を低く設定すれば、熱処理によって
生じるサーマルドナーの量を少なくすることができるた
め、サーマルドナー現象がシリコン基板の導電型に与え
る影響を低減することが可能となる。
生量との関係を示すグラフである。横軸は、熱処理時間
を示しており、縦軸は、サーマルドナーの発生量を示し
ている。実施例1は、酸素濃度の低いシリコン基板、具
体的には酸素濃度5×1017cm-3のシリコン基板の場
合を示しており、比較例1は、通常のシリコン基板、具
体的には酸素濃度1.5×1018cm-3のシリコン基板
の場合を示している。図中の破線は、p形のシリコン基
板の導電型がn形に反転するラインを示している。な
お、図4は、熱処理温度を450℃とした場合のもので
ある。
板には、酸素が多く含まれているため、サーマルドナー
の発生量は多い。しかし、通常のシリコン基板の比抵抗
は10Ωcmと低く、p形のドーパント不純物がシリコ
ン基板に多く含まれているため、1×1015cm-3程度
のサーマルドナーが発生しなければ、シリコン基板の導
電型はn形に反転しない。このため、通常のp形のシリ
コン基板においては、導電型がn形に反転するまでの時
間は、約300分と長く確保できている。
ン基板には、p形のドーパント不純物がわずかしか含ま
れていないため、6×1013cm-3程度のサーマルドナ
ーが発生すると、p形のシリコン基板の導電型がn形に
反転してしまう。しかし、p形のシリコン基板に含まれ
る酸素の濃度を5×1017cm-3と低く設定すれば、実
施例1に示すようにサーマルドナーの発生量を少なくす
ることができる。このため、酸素濃度を低く設定したp
形のシリコン基板の場合には、比抵抗を800Ωcmと
高く設定した場合であっても、導電型がn形に反転する
までの時間は、約1000分と長く確保することができ
る。
コン基板中に含まれる酸素の濃度を低く設定するので、
比抵抗の高いp形のシリコン基板を用いる場合であって
も、サーマルドナー現象の影響を受けにくくすることが
できる。従って、本発明によれば、p形のシリコン基板
の導電型がn形に反転してしまうのを回避しつつ、Qの
高いインダクタを有する半導体装置を提供することが可
能となる。
る半導体装置を図1を用いて説明する。図1は、本実施
形態による半導体装置を示す断面図である。
酸素濃度5×1017cm-3の(100)のp形のシリコ
ン基板10の表面には、素子領域14a、14bを画定
する素子分離膜12が形成されている。
0Ωcmに限定されるものではなく、インダクタのQを
所望の高い値に設定することができるように適宜設定す
ればよい。例えば、800〜3000Ωcmの範囲で設
定することができる。
の濃度も、5×1017cm-3に限定されるものではな
く、サーマルドナー現象の影響を低減できるよう適宜設
定すればよい。例えば、シリコン基板10の酸素濃度
は、5×1017cm-3以下の範囲で設定することができ
る。
の素子領域14aには、n形ウェル16aが形成されて
いる。素子分離膜12により画定された紙面中央の素子
領域14bには、p形ウェル16bが形成されている。
基板10中には、チャネルストップ層18が形成されて
いる。本実施形態でチャネルストップ層18が形成され
ているのは、以下の理由によるものである。
比抵抗の高いシリコン基板10が用いられているため、
空乏層が広がりやすく、また、基板表面で導電型の反転
が生じやすい。このため、素子分離膜12のみによって
は、素子分離を確実に行うことが必ずしも容易でない。
そこで、本実施形態では、少なくとも素子領域14a、
14bの周囲のシリコン基板10中に、シリコン基板1
0よりp形不純物濃度の高いチャネルストップ層18を
形成し、比抵抗の高いシリコン基板10を用いることに
よる弊害を回避している。
10上には、ゲート絶縁膜20が形成されている。素子
領域14aのゲート絶縁膜20上には、p形のドーパン
ト不純物が高濃度に導入されたポリシリコン膜より成る
ゲート電極22aが形成されている。ゲート電極22a
の両側のn形ウェル16a内には、p形のドーパント不
純物が導入されたソース/ドレイン拡散層24aが形成
されている。こうして、素子領域14aに、ゲート電極
22aとソース/ドレイン拡散層24aとを有するp形
のMOSFET26aが形成されている。
は、n側のドーパント不純物が高濃度に導入されたポリ
シリコン膜より成るゲート電極22bが形成されてい
る。ゲート電極22bの両側のp形ウェル16b内に
は、n形のドーパント不純物が導入されたソース/ドレ
イン拡散層24bが形成されている。こうして、紙面中
央の素子領域14bに、ゲート電極22bとソース/ド
レイン拡散層24bとを有するn形のMOSFET26
bが構成されている。
te Glass)より成る平坦化膜28が形成されている。こ
の平坦化膜28により、基板全体が平坦化されている。
層24a、24bに達するコンタクトホール30が形成
されている。
膜28上には、Alより成る配線32a及びインダクタ
32bが形成されている。インダクタ32bは、配線3
2aを介して、pチャネルMOSFET26aのソース
/ドレイン拡散層24aや、nチャネルMOSFET2
6bのソース/ドレイン拡散層24b等に電気的に接続
されている。
れた平坦化膜28上には、PSGより成るカバー膜34
が形成されている。
ンディングパッド部37に達する開口部(図示せず)が
形成されている。
部37において、ボンディングワイヤ38と接続されて
いる。
グサイト(Gettering site)として機能するポリシリコ
ン膜36が形成されている。ここで、ゲッタリングサイ
トとは、金属不純物を捕捉するための領域をいう。
基板中に含まれている酸素の濃度が高いため、酸素析出
によって金属不純物を捕捉することが可能である。しか
し、本実施形態による半導体装置では、酸素濃度の低い
シリコン基板10が用いられているため、金属不純物を
酸素析出によって捕捉することは困難である。そこで、
本実施形態による半導体装置では、シリコン基板10の
裏側にゲッタリングサイトとして機能するポリシリコン
膜36を形成することにより、金属不純物を捕捉できる
ようにしている。これにより、金属不純物によるMOS
FET等の特性を劣化を回避することができる。
構成されている。
振特性を示すグラフである。横軸は周波数を示してお
り、縦軸は利得を示している。実施例2は、本実施形態
による半導体装置の共振特性を示しており、比較例2
は、図12に示す従来の半導体装置の共振特性を示して
いる。
形態による半導体装置では、比較例2、即ち従来の半導
体装置に比べて、シャープな共振特性が得られている。
このことは、本実施形態による半導体装置によれば、渦
電流損が低減され、Qの高いインダクタンスが得られる
ことを示している。
基板に含まれる酸素の濃度を低く設定することにより、
サーマルドナー現象の影響を受けにくくすることができ
るので、比抵抗の高いp形のシリコン基板を用いた場合
であっても、p形のシリコン基板の導電型がn形に反転
してしまうのを抑制することができる。従って、本実施
形態によれば、p形のシリコン基板の導電型がn形に反
転してしまうのを回避しつつ、Qの高いインダクタを有
する半導体装置を提供することができる。
の裏面にゲッタリングサイトとして機能するポリシリコ
ン膜が形成されているので、酸素濃度の低いシリコン基
板を用いる場合であっても、金属不純物をゲッタリング
することができる。従って、酸素濃度の低いシリコン基
板を用いる場合であっても、半導体装置の特性が劣化す
るのを回避することができる。
態による半導体装置の製造方法を図6乃至図8を用いて
説明する。図6乃至図8は、本実施形態による半導体装
置の製造方法を示す工程断面図である。なお、図6乃至
図8で、左側はpチャネルMOSFETが形成される領
域40aであり、紙面中央はnチャネルMOSFETが
形成される領域40bであり、紙面右側はインダクタが
形成される領域40cである。
36が形成された比抵抗800Ωcm、酸素濃度5×1
017cm-3の(100)のp形のシリコン基板10を用
意する。
0Ωcmに限定されるものではなく、インダクタのQを
所望の高い値に設定することができるように適宜設定す
ればよい。例えば、800〜3000Ωcmの範囲で設
定することができる。
の濃度も、5×1017cm-3に限定されるものではな
く、サーマルドナー現象によるシリコン基板10の導電
型のn形反転を回避できるよう適宜設定すればよい。例
えば、シリコン基板10の酸素濃度は、5×1017cm
-3以下の範囲で設定することができる。
ilicon)法により、シリコン基板10の表面に、素子領
域14a、14bを画定する素子分離膜12を形成す
る。この際に、p+形のチャネルストップ層18も併せ
て形成する。
aにn形のドーパント不純物であるPを導入し、これに
よりn形ウェルを形成する。イオン注入条件は、例えば
80keV、7×1012cm-2とする。
bにp形のドーパント不純物であるBを導入し、これに
よりp形ウェル16bを形成する。イオン注入条件は、
例えば120keV、2×1013cm-2とする。この
後、1200℃、120分の熱処理を行う。
形成されたシリコン基板10上に、ゲート絶縁膜20を
形成する(図6(a)参照)。
0nmのポリシリコン膜42を形成する(図6(b)参
照)。
る領域40b及びインダクタが形成される領域40cを
覆うフォトレジストマスク44をマスクとして、n形の
ドーパント不純物、例えばPをイオン注入し、pチャネ
ルMOSFETが形成される領域40aのポリシリコン
膜42にn形のドーパント不純物を導入する。イオン注
入条件は、例えば50keV、1×1016cm-2とす
る。これにより、n形のドーパント不純物が導入された
ポリシリコン膜42aが形成される(図6(c)参
照)。
る領域40a及びインダクタが形成される領域40cを
覆うフォトレジストマスク46をマスクとして、n形の
ドーパント不純物、例えばPをイオン注入し、nチャネ
ルMOSFETが形成される領域40bのポリシリコン
膜42にn形のドーパント不純物を導入する。これによ
り、n形のドーパント不純物が導入されたポリシリコン
膜42bが形成される(図7(a)参照)。
リシリコン膜42、42a、42bをパターニングし、
ポリシリコンより成るゲート電極22a、22bを形成
する。
る領域40b及びインダクタ40cが形成される領域4
0cを覆うフォトレジストマスク48をマスクとして、
ゲート電極22aに自己整合でp形のドーパント不純
物、例えばBをイオン注入する。イオン注入条件は、例
えばBF2 +イオン、40keV、1.5×1015cm-2
とする。これにより、ゲート電極22aの両側のn形ウ
ェル16a内に、ソース/ドレイン拡散層24aが形成
される。こうして、ゲート電極22aとソース/ドレイ
ン拡散層24aとを有するpチャネルMOSFET26
aが形成される(図7(b)参照)。
る領域40a及びインダクタが形成される領域40cを
覆うフォトレジストマスク50をマスクとして、ゲート
電極22bに自己整合でn形のドーパント不純物、例え
ばAsをイオン注入する。イオン注入条件は、例えば8
0keV、2×1015cm-2とする。これにより、ゲー
ト電極22bの両側のp形ウェル16b内に、ソース/
ドレイン拡散層24bが形成される。こうして、ゲート
電極22bとソース/ドレイン拡散層24bとを有する
nチャネルMOSFET26bが形成される(図7
(c)参照)。
0nmのPSG膜を形成する。この後、1000℃、1
0分の熱処理を行うことにより、PSG膜のリフローを
行う。これにより、PSGより成る平坦化膜28が形成
される。なお、この熱処理により、ソース/ドレイン拡
散層24a、24bのドーパント不純物も拡散される。
坦化膜28に、ソース/ドレイン拡散層24a、24b
に達するコンタクトホール30を形成する(図8(a)
参照)。
のアルミニウム膜32を形成する(図8(b)参照)。
ルミニウム膜32をパターニングし、アルミニウムより
成る配線32a及びインダクタ32bを形成する。
mのPSG膜より成るカバー膜34を形成する。
ド部37(図1(b)参照)に達する開口部(図示せ
ず)を形成する。この後、ボンディングパッド部37に
ボンディングワイヤ38を接続する。
製造される(図8(c)参照)。
基板に高抵抗層を埋め込む必要がないため、Qの高いイ
ンダクタを有する半導体装置を簡便な工程で製造するこ
とができ、半導体装置のコストダウンに寄与することが
できる。
よる半導体装置及びその製造方法を図9及び図10を用
いて説明する。図9は、本実施形態による半導体装置を
示す断面図である。図10は、本実施形態による半導体
装置の製造方法を示す工程断面図である。図1乃至図8
に示す第1実施形態による半導体装置及びその製造方法
と同一の構成要素には、同一の符号を付して説明を省略
または簡潔にする。
方法は、p形のシリコン基板10上にエピタキシャル層
52が形成されていることに主な特徴がある。
0上には、n形のシリコンより成るエピタキシャル層5
2が形成されている。
には、シリコン基板10とエピタキシャル層52との界
面近傍に、n+形の埋め込み拡散層54が形成されてい
る。
にエピタキシャル層52が形成されているので、シリコ
ン基板10に直接pチャネルMOSFET26aとnチ
ャネルMOSFET26bを形成する第1実施形態によ
る半導体装置の場合と比べて、素子分離を容易化するこ
とができる。
は、シリコン基板10に直接pチャネルMOSFET2
6aとnチャネルMOSFET26bとを形成するた
め、素子分離膜12のみで素子分離を行うのは必ずしも
容易ではなく、素子分離を確実にするためにはチャネル
ストップ層18を形成しなければならなかった。
キシャル層52にpチャネルMOSFET26aとnチ
ャネルMOSFET26bとを形成するので、チャネル
ストップ層18を形成することなく素子分離を容易に行
うことができる。即ち、n形のエピタキシャル層52
は、シリコン基板10のように高抵抗にする必要がない
ため、チャネルストップ層18を形成することなく容易
に素子分離を行うことができる。
方法を図10を用いて説明する。
膜厚1μmのポリシリコン膜36が形成された比抵抗8
00Ωcm、酸素濃度5×1017cm-3の(100)の
p形のシリコン基板10を用意する。
CVD法により、n形のシリコンより成るエピタキシャ
ル層52を形成する(図10(a)参照)。
体装置の製造方法と同様にして、素子分離膜12及びゲ
ート絶縁膜20を形成する。
る領域40bを開口するフォトレジストマスクをマスク
として、n形のドーパント不純物であるSb(アンチモ
ン)を例えば3.5×1015cm-2と高濃度にイオン注
入することにより、n+形の埋め込み拡散層54を形成
する。イオン注入条件は、例えば、Sb+イオン、70
keV、3.5×1015cm-2とする。
体装置の製造方法と同様にして、n形ウェル16a及び
p形ウェル16bを形成する。
(b)乃至図8(c)に示す第1実施形態による半導体
装置の製造方法と同様であるので説明を省略する。
製造される。
ン基板上にエピタキシャル層を形成し、このエピタキシ
ャル層にpチャネルMOSFETとnチャネルMOSF
ETとを形成するので、チャネルストップ層を形成する
ことなく容易に素子分離を行うことができる。
限らず種々の変形が可能である。
OSFETとnチャネルMOSFETとを有するCMO
S構造の半導体装置を例に説明したが、本発明は、CM
OS構造の半導体装置に限定されるものではなく、イン
ダクタを有するあらゆる構造の半導体装置に適用するこ
とができる。例えば、nチャネルMOSFETを有する
半導体装置、pチャネルMOSFETを有する半導体装
置、BiCMOS構造の半導体装置等、あらゆる半導体
装置に適用することができる。また、CCD(Charge C
oupled Device)などの発光素子や電力用半導体デバイ
ス等にも適用することができる。
ulator)基板を用いた場合にも適用することができる。
図11は、SOI基板を用いた半導体装置を示す概略図
である。図11に示すように、シリコン基板10、シリ
コン酸化膜56、及びシリコン層68から成るSOI基
板上には、平坦化膜28を介してインダクタ32bが形
成されている。このようにSOI基板を用いた場合であ
っても、上記実施形態と同様に、Qの高いインダクタを
有する半導体装置を提供することができる。
基板10を用いる場合を例に説明したが、p形のシリコ
ン基板に限定されるものではなく、n形のシリコン基板
やi形のシリコン基板を用いる場合にも適用することが
できる。即ち、酸素濃度の低いシリコン基板を用いれ
ば、サーマルドナー現象による影響を低減することがで
きるので、安定した特性の半導体装置を提供することが
できる。
裏側にゲッタリングサイトとして機能するポリシリコン
膜36を形成したが、ゲッタリングサイトはポリシリコ
ン膜36に限定されるものではなく、他のあらゆるゲッ
タリングサイトを形成してもよい。例えば、シリコン基
板10の裏面を粗く研磨することにより、ゲッタリング
サイトを形成してもよい。
に絶縁膜を介してインダクタを形成したが、必ずしも絶
縁膜を介してインダクタを形成する必要はなく、所望の
高いQを有するインダクタが形成されるよう様々な構成
をとることができる。
017cm-3以下のシリコン基板と、前記シリコン基板に
形成されたインダクタとを有することを特徴とする半導
体装置。
いて、前記シリコン基板中の第1の領域に形成されたウ
ェルと、前記ウェル上に、ゲート絶縁膜を介して形成さ
れたゲート電極と、前記ゲート電極の両側の前記ウェル
内に形成され、少なくともその一方が前記インダクタに
電気的に接続されたソース/ドレイン拡散層とを更に有
することを特徴とする半導体装置。
いて、前記第1の領域の近傍の前記シリコン基板中に形
成されたチャネルストッパ層を更に有することを特徴と
する半導体装置。
いて、前記シリコン基板上に形成された第1の半導体層
と、前記第1の半導体層の第1の領域に形成されたウェ
ルと、前記ウェル上に、ゲート絶縁膜を介して形成され
たゲート電極と、前記ゲート電極の両側の前記ウェル内
に形成され、少なくともその一方が前記インダクタに電
気的に接続されたソース/ドレイン拡散層とを更に有す
ることを特徴とする半導体装置。
載の半導体装置において、前記シリコン基板は、金属不
純物を捕捉するゲッタリング領域を更に有することを特
徴とする半導体装置。
いて、前記ゲッタリング領域は、前記シリコン基板の裏
面に形成された第2の半導体層であることを特徴とする
半導体装置。
いて、前記ゲッタリング領域は、前記シリコン基板の裏
面を研磨することにより形成されていることを特徴とす
る半導体装置。
素濃度5×1017cm-3以下のシリコン基板に、インダ
クタを形成する工程を有することを特徴とする半導体装
置の製造方法。
造方法において、前記シリコン基板は、金属不純物を捕
捉するゲッタリング領域を更に有することを特徴とする
半導体装置の製造方法。
基板に含まれる酸素の濃度を低く設定することにより、
サーマルドナー現象の影響を受けにくくすることができ
るので、比抵抗の高いp形のシリコン基板を用いた場合
であっても、p形のシリコン基板の導電型がn形に反転
してしまうのを抑制することができる。従って、本発明
によれば、p形のシリコン基板の導電型がn形に反転し
てしまうのを回避しつつ、Qの高いインダクタを有する
半導体装置を提供することができる。
面にゲッタリングサイトとして機能するポリシリコン膜
が形成されているので、酸素濃度の低いシリコン基板を
用いる場合であっても、金属不純物をゲッタリングする
ことができる。従って、本発明によれば、酸素濃度の低
いシリコン基板を用いる場合であっても、半導体装置の
特性が劣化するのを回避することができる。
抵抗層を埋め込む必要がないため、Qの高いインダクタ
を有する半導体装置を簡便な工程で製造することがで
き、半導体装置のコストダウンに寄与することができ
る。
エピタキシャル層を形成し、このエピタキシャル層にp
チャネルMOSFETとnチャネルMOSFETとを形
成するので、チャネルストップ層を形成することなく容
易に素子分離を行うことができる。
断面図である。
との関係を示すグラフである。
を示す概念図である。
を示すグラフである。
特性を示すグラフである。
方法を示す工程断面図(その1)である。
方法を示す工程断面図(その2)である。
方法を示す工程断面図(その3)である。
断面図である。
造方法を示す工程断面図である。
す概略図である。
る。
Claims (5)
- 【請求項1】 比抵抗800Ωcm以上、酸素濃度5×
1017cm-3以下のシリコン基板と、 前記シリコン基板に形成されたインダクタとを有するこ
とを特徴とする半導体装置。 - 【請求項2】 請求項1記載の半導体装置において、 前記シリコン基板上に形成された第1の半導体層と、 前記第1の半導体層の第1の領域に形成されたウェル
と、 前記ウェル上に、ゲート絶縁膜を介して形成されたゲー
ト電極と、 前記ゲート電極の両側の前記ウェル内に形成され、少な
くともその一方が前記インダクタに電気的に接続された
ソース/ドレイン拡散層とを更に有することを特徴とす
る半導体装置。 - 【請求項3】 請求項1又は2記載の半導体装置におい
て、 前記シリコン基板は、金属不純物を捕捉するゲッタリン
グ領域を更に有することを特徴とする半導体装置。 - 【請求項4】 比抵抗800Ωcm以上、酸素濃度5×
1017cm-3以下のシリコン基板に、インダクタを形成
する工程を有することを特徴とする半導体装置の製造方
法。 - 【請求項5】 請求項4記載の半導体装置の製造方法に
おいて、 前記シリコン基板は、金属不純物を捕捉するゲッタリン
グ領域を更に有することを特徴とする半導体装置の製造
方法。
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