JPH10107168A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH10107168A JPH10107168A JP25710096A JP25710096A JPH10107168A JP H10107168 A JPH10107168 A JP H10107168A JP 25710096 A JP25710096 A JP 25710096A JP 25710096 A JP25710096 A JP 25710096A JP H10107168 A JPH10107168 A JP H10107168A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 ＰｃｈＭＯＳＦＥＴの下部に高濃度層を具備
することにより、ＮＰＮトランジスタとＰｃｈＭＯＳＦ
ＥＴとで相補対を形成したときの寄生トランジスタの問
題を解消する。 【解決手段】 ＮＰＮトランジスタ２のコレクタ導出領
域３８を出力端子４に接続する。他の島領域３５にＰチ
ャンネルＭＯＳ２を形成し、そのバックゲート４６を、
Ｐ＋導出領域４０とＰ＋埋め込み領域３９で囲み、更に
その周囲をＮ＋導出領域４１とＮ＋埋め込み層３３で囲
む。ドレイン領域４５とＰ＋導出領域４０、およびＮ＋
導出領域４１を出力端子４に接続するか、又はＰ＋導出
領域４０を接地電位（ＧＮＤ）、Ｎ＋導出領域４１を電
源電位（ＶＣＣ）に接続する。これで出力端子４の電位
がＶＣＣ以上、またはＧＮＤ以下に引かれたときでも寄
生トランジスタによる問題を防止する。
することにより、ＮＰＮトランジスタとＰｃｈＭＯＳＦ
ＥＴとで相補対を形成したときの寄生トランジスタの問
題を解消する。 【解決手段】 ＮＰＮトランジスタ２のコレクタ導出領
域３８を出力端子４に接続する。他の島領域３５にＰチ
ャンネルＭＯＳ２を形成し、そのバックゲート４６を、
Ｐ＋導出領域４０とＰ＋埋め込み領域３９で囲み、更に
その周囲をＮ＋導出領域４１とＮ＋埋め込み層３３で囲
む。ドレイン領域４５とＰ＋導出領域４０、およびＮ＋
導出領域４１を出力端子４に接続するか、又はＰ＋導出
領域４０を接地電位（ＧＮＤ）、Ｎ＋導出領域４１を電
源電位（ＶＣＣ）に接続する。これで出力端子４の電位
がＶＣＣ以上、またはＧＮＤ以下に引かれたときでも寄
生トランジスタによる問題を防止する。
Description
【０００１】
【発明の属する技術分野】本発明は、コイル負荷のよう
に逆起電力を発生する負荷を駆動するための出力トラン
ジスタを内蔵した半導体集積回路に関し、その逆起電力
による寄生効果の防止に関する。
に逆起電力を発生する負荷を駆動するための出力トラン
ジスタを内蔵した半導体集積回路に関し、その逆起電力
による寄生効果の防止に関する。
【０００２】
【従来の技術】モータドライバ用途のＩＣでは、コレク
タを出力端子とするＮＰＮトランジスタを出力トランジ
スタの一方とし、該ＮＰＮトランジスタと相補対をなす
トランジスタを出力トランジスタの他方として、プッシ
ュプル回路により駆動することが行われている。前記相
補対をなすトランジスタとしてはＰＮＰトランジスタが
用いられていたが、近年の高機能化によりＢｉＣＭＯＳ
型の集積回路を利用し、前記相補対をなすトランジスタ
としてＰチャンネル型ＭＯＳＦＥＴを利用することが行
われてきた。
タを出力端子とするＮＰＮトランジスタを出力トランジ
スタの一方とし、該ＮＰＮトランジスタと相補対をなす
トランジスタを出力トランジスタの他方として、プッシ
ュプル回路により駆動することが行われている。前記相
補対をなすトランジスタとしてはＰＮＰトランジスタが
用いられていたが、近年の高機能化によりＢｉＣＭＯＳ
型の集積回路を利用し、前記相補対をなすトランジスタ
としてＰチャンネル型ＭＯＳＦＥＴを利用することが行
われてきた。
【０００３】斯かる回路を図４に示す。同図において、
１はＮＰＮ型の出力トランジスタ、２はＰチャンネル型
のＭＯＳトランジスタ、３は出力端子４に接続されたコ
イル負荷、５はＰチャンネル型ＭＯＳトランジスタ２の
ゲートに接続されたインバータ回路、６はＮＰＮトラン
ジスタ１の駆動回路である。ＮＰＮトランジスタ１のコ
レクタは出力端子４に、エミッタは接地電位ＧＮＤに接
続され、Ｐチャンネル型ＭＯＳ２のソースが電源電位Ｖ
ＣＣに、ドレインが出力端子４に接続されている。イン
バータ回路５等によりＰチャンネルＭＯＳ２とＮＰＮト
ランジスタ１には逆相の制御信号が印可され、これによ
りＰチャンネルトランジスタ２またはＮＰＮトランジス
タの一方がＯＮし他方がＯＦＦする事により、コイル負
荷３に正方向または逆方向の電流を流してモータを正／
逆方向に回転させるものである。
１はＮＰＮ型の出力トランジスタ、２はＰチャンネル型
のＭＯＳトランジスタ、３は出力端子４に接続されたコ
イル負荷、５はＰチャンネル型ＭＯＳトランジスタ２の
ゲートに接続されたインバータ回路、６はＮＰＮトラン
ジスタ１の駆動回路である。ＮＰＮトランジスタ１のコ
レクタは出力端子４に、エミッタは接地電位ＧＮＤに接
続され、Ｐチャンネル型ＭＯＳ２のソースが電源電位Ｖ
ＣＣに、ドレインが出力端子４に接続されている。イン
バータ回路５等によりＰチャンネルＭＯＳ２とＮＰＮト
ランジスタ１には逆相の制御信号が印可され、これによ
りＰチャンネルトランジスタ２またはＮＰＮトランジス
タの一方がＯＮし他方がＯＦＦする事により、コイル負
荷３に正方向または逆方向の電流を流してモータを正／
逆方向に回転させるものである。
【０００４】２つの出力トランジスタの構成を図５に示
す。１１はＰ型の半導体基板、１２はＮ型のエピタキシ
ャル層、１３はＮ＋埋め込み層、１４はＰ＋分離領域、
１５は分離領域１４で区画されたエピタキシャル層１２
からなる島領域、１６はＰ型のベース領域、１７はＮ＋
エミッタ領域、１８はＮ＋コレクタ導出領域、１９はゲ
ート電極、２０はソース領域、２１はドレイン領域であ
る。ＮＰＮトランジスタ１のコレクタ導出領域１８とＰ
チャンネルＭＯＳ２のドレイン領域２１とが出力端子４
に接続されて、コイル負荷３を駆動する。
す。１１はＰ型の半導体基板、１２はＮ型のエピタキシ
ャル層、１３はＮ＋埋め込み層、１４はＰ＋分離領域、
１５は分離領域１４で区画されたエピタキシャル層１２
からなる島領域、１６はＰ型のベース領域、１７はＮ＋
エミッタ領域、１８はＮ＋コレクタ導出領域、１９はゲ
ート電極、２０はソース領域、２１はドレイン領域であ
る。ＮＰＮトランジスタ１のコレクタ導出領域１８とＰ
チャンネルＭＯＳ２のドレイン領域２１とが出力端子４
に接続されて、コイル負荷３を駆動する。
【０００５】
【発明が解決しようとする課題】しかしながら、モータ
のようなコイル負荷では、モータの回転／停止に伴い逆
方向起電力が発生し、出力端子４の電位がＶＣＣ電位よ
り高く又はＧＮＤ電位より低くなることが知られてい
る。そのため、出力端子４がＶＣＣ電位より高くなった
場合には、ドレイン領域２１をエミッタ、Ｐチャンネル
ＭＯＳ２の島領域１５をベース、基板１１をコレクタと
する寄生ＰＮＰトランジスタが２２が、出力端子４がＧ
ＮＤ電位より低くなった場合にはＮＰＮトランジスタ１
の島領域１５をエミッタ、基板１１（分離領域１４）を
ベース、ＰチャンネルＭＯＳ２の島領域１５をコレクタ
とする寄生ＮＰＮトランジスタ２３が動作し、ＩＣ内部
での誤動作や寄生サイリスタのトリガとなるなどの欠点
があった。
のようなコイル負荷では、モータの回転／停止に伴い逆
方向起電力が発生し、出力端子４の電位がＶＣＣ電位よ
り高く又はＧＮＤ電位より低くなることが知られてい
る。そのため、出力端子４がＶＣＣ電位より高くなった
場合には、ドレイン領域２１をエミッタ、Ｐチャンネル
ＭＯＳ２の島領域１５をベース、基板１１をコレクタと
する寄生ＰＮＰトランジスタが２２が、出力端子４がＧ
ＮＤ電位より低くなった場合にはＮＰＮトランジスタ１
の島領域１５をエミッタ、基板１１（分離領域１４）を
ベース、ＰチャンネルＭＯＳ２の島領域１５をコレクタ
とする寄生ＮＰＮトランジスタ２３が動作し、ＩＣ内部
での誤動作や寄生サイリスタのトリガとなるなどの欠点
があった。
【０００６】
【課題を解決するための手段】本発明は、上述した従来
の課題に鑑み成されたもので、ＰチャンネルＭＯＳのバ
ックゲート部分を一導電型の埋め込み層と拡散領域とで
取り囲み、更にその周囲を逆導電型の埋め込み層と拡散
領域とで取り囲むことにより、寄生トランジスタの逆β
を低減し、寄生効果の発生を抑制したものである。
の課題に鑑み成されたもので、ＰチャンネルＭＯＳのバ
ックゲート部分を一導電型の埋め込み層と拡散領域とで
取り囲み、更にその周囲を逆導電型の埋め込み層と拡散
領域とで取り囲むことにより、寄生トランジスタの逆β
を低減し、寄生効果の発生を抑制したものである。
【０００７】また、基板に漏れ電流が生じないような寄
生トランジスタを発生させる電位接続とすることによ
り、寄生効果の問題を解消したものである。
生トランジスタを発生させる電位接続とすることによ
り、寄生効果の問題を解消したものである。
【０００８】
【発明の実施の形態】以下に本発明を図面を参照しなが
ら詳細に説明する。図１は本発明の第１の実施の形態を
説明するための断面図である。同図において、３１はＰ
型のシリコン半導体基板、３２は基板３１の上に気相成
長法により形成したＮ型のエピタキシャル層、３３は基
板３１表面に埋め込んで形成したＮ＋型の埋め込み層、
３４はエピタキシャル層３２表面から基板３１まで達
し、エピタキシャル層３２を複数の島領域３５に分離す
るＰ＋型の分離領域、３６は島領域３５の表面に形成し
たＮＰＮトランジスタ１のＰ型のベース領域、３７はベ
ース領域３６表面に形成したＮ＋型のエミッタ領域、３
８は島領域３５表面からＮ＋埋め込み層３３に達するＮ
＋型のコレクタ導出領域、３９はＮ＋埋め込み層に重畳
して形成したＰ＋型の埋め込み層、４０は島領域３５表
面からＰ＋埋め込み層３９に達するＰ＋型の導出領域、
４１は島領域３５表面からＮ＋埋め込み層３３に達する
Ｎ＋導出領域、４２はＰチャンネルＭＯＳ２のゲート電
極、４３はＰ＋埋め込み層３９とＰ＋導出領域４１とで
囲まれたＮ型層からなるバックゲート、４４はゲート電
極４２の脇に拡散形成したＰ型のソース領域、４５は同
じくゲート電極４２の脇に拡散形成したＰ型のドレイン
領域、４６はバックゲート用のＮ＋コンタクト領域であ
る。Ｐ＋導出領域４０はＰチャンネルＭＯＳ２を完全に
取り囲んでおり、Ｐ＋埋め込み層と共にバックゲート４
３を電気的に分離する。Ｐ＋導出領域４０の更に外側を
Ｎ＋導出領域４１が取り囲んでいる。
ら詳細に説明する。図１は本発明の第１の実施の形態を
説明するための断面図である。同図において、３１はＰ
型のシリコン半導体基板、３２は基板３１の上に気相成
長法により形成したＮ型のエピタキシャル層、３３は基
板３１表面に埋め込んで形成したＮ＋型の埋め込み層、
３４はエピタキシャル層３２表面から基板３１まで達
し、エピタキシャル層３２を複数の島領域３５に分離す
るＰ＋型の分離領域、３６は島領域３５の表面に形成し
たＮＰＮトランジスタ１のＰ型のベース領域、３７はベ
ース領域３６表面に形成したＮ＋型のエミッタ領域、３
８は島領域３５表面からＮ＋埋め込み層３３に達するＮ
＋型のコレクタ導出領域、３９はＮ＋埋め込み層に重畳
して形成したＰ＋型の埋め込み層、４０は島領域３５表
面からＰ＋埋め込み層３９に達するＰ＋型の導出領域、
４１は島領域３５表面からＮ＋埋め込み層３３に達する
Ｎ＋導出領域、４２はＰチャンネルＭＯＳ２のゲート電
極、４３はＰ＋埋め込み層３９とＰ＋導出領域４１とで
囲まれたＮ型層からなるバックゲート、４４はゲート電
極４２の脇に拡散形成したＰ型のソース領域、４５は同
じくゲート電極４２の脇に拡散形成したＰ型のドレイン
領域、４６はバックゲート用のＮ＋コンタクト領域であ
る。Ｐ＋導出領域４０はＰチャンネルＭＯＳ２を完全に
取り囲んでおり、Ｐ＋埋め込み層と共にバックゲート４
３を電気的に分離する。Ｐ＋導出領域４０の更に外側を
Ｎ＋導出領域４１が取り囲んでいる。
【０００９】図２の回路図に従い、ＩＣ上のアルミ電極
配線によって、ＮＰＮトランジスタ１のエミッタ領域３
７は接地電位ＧＮＤに、ＰチャンネルＭＯＳ２のバック
ゲート用コンタクト領域４６とソース領域４４には電源
電位ＶＣＣが印加される。ＮＰＮトランジスタ１のコレ
クタ導出領域３８はＩＣ上の出力端子４（ボンディング
パッド）に接続され、ＰチャンネルＭＯＳ２のドレイン
領域４５、Ｐ＋導出領域４０、およびＮ＋導出領域４１
が前記出力端子４に接続される。出力端子４は、パッケ
ージ外部の接続リードに接続され、そしてセット側でコ
イル負荷３に接続されることになる。基板３１と分離領
域３４には接地電位ＧＮＤが印加される。
配線によって、ＮＰＮトランジスタ１のエミッタ領域３
７は接地電位ＧＮＤに、ＰチャンネルＭＯＳ２のバック
ゲート用コンタクト領域４６とソース領域４４には電源
電位ＶＣＣが印加される。ＮＰＮトランジスタ１のコレ
クタ導出領域３８はＩＣ上の出力端子４（ボンディング
パッド）に接続され、ＰチャンネルＭＯＳ２のドレイン
領域４５、Ｐ＋導出領域４０、およびＮ＋導出領域４１
が前記出力端子４に接続される。出力端子４は、パッケ
ージ外部の接続リードに接続され、そしてセット側でコ
イル負荷３に接続されることになる。基板３１と分離領
域３４には接地電位ＧＮＤが印加される。
【００１０】図３で述べた寄生トランジスタ２２は、分
離領域３４をベース、バックゲート４３をコレクタとす
るので、本構造ではコレクタとベースとの間にＰ＋導出
領域４０とＮ＋導出領域４１が位置することになる。こ
れらＰ＋導出領域４０とＮ＋導出領域４１とは出力端子
４に接続されてコレクタ導出領域３５と同電位になるの
で、寄生トランジスタ２２の発生を防止できる。
離領域３４をベース、バックゲート４３をコレクタとす
るので、本構造ではコレクタとベースとの間にＰ＋導出
領域４０とＮ＋導出領域４１が位置することになる。こ
れらＰ＋導出領域４０とＮ＋導出領域４１とは出力端子
４に接続されてコレクタ導出領域３５と同電位になるの
で、寄生トランジスタ２２の発生を防止できる。
【００１１】また図３で述べた寄生トランジスタ２３
は、バックゲート４３をベース、基板３１をコレクタと
するので、本構造ではベースとコレクタとの間にＰ＋埋
め込み層３９とＮ＋埋め込み層３３（横方向に考えれば
Ｐ＋導出領域４０とＮ＋導出領域４１）とが位置するこ
とになる。同じくＰ＋埋め込み層３９とＮ＋埋め込み層
３３とは出力端子４に接続されてドレイン領域４５と同
電位になるので、寄生トランジスタ２２の発生を防止で
きる。
は、バックゲート４３をベース、基板３１をコレクタと
するので、本構造ではベースとコレクタとの間にＰ＋埋
め込み層３９とＮ＋埋め込み層３３（横方向に考えれば
Ｐ＋導出領域４０とＮ＋導出領域４１）とが位置するこ
とになる。同じくＰ＋埋め込み層３９とＮ＋埋め込み層
３３とは出力端子４に接続されてドレイン領域４５と同
電位になるので、寄生トランジスタ２２の発生を防止で
きる。
【００１２】加えて、バックゲート４３とＰ＋導出領域
４０／Ｐ＋埋め込み層３９とのＰＮ接合がＶＣＣ電位と
出力端子４との間に保護ダイオード４６として接続され
ることになる。保護ダイオード４６のＰＮ接合は高濃度
のアノード領域により順方向立ち上がり電圧Ｖｆの小さ
いＰＮ接合とできるので、従来外付けだった保護ダイオ
ードに代わりＩＣ内蔵にできるだけの特性を持たせる事
ができる。
４０／Ｐ＋埋め込み層３９とのＰＮ接合がＶＣＣ電位と
出力端子４との間に保護ダイオード４６として接続され
ることになる。保護ダイオード４６のＰＮ接合は高濃度
のアノード領域により順方向立ち上がり電圧Ｖｆの小さ
いＰＮ接合とできるので、従来外付けだった保護ダイオ
ードに代わりＩＣ内蔵にできるだけの特性を持たせる事
ができる。
【００１３】図２は本発明の第２の実施の形態を説明す
るための断面図である。先の実施の形態と同一箇所には
同一の符号を伏して説明を省略する。第１の形態が寄生
トランジスタを発生させないような電位接続であったの
に対し、第２の形態では基板３１が関与しない寄生トラ
ンジスタを容認し、逆方向起電力のエネルギーをキャン
セルするようにしてある。
るための断面図である。先の実施の形態と同一箇所には
同一の符号を伏して説明を省略する。第１の形態が寄生
トランジスタを発生させないような電位接続であったの
に対し、第２の形態では基板３１が関与しない寄生トラ
ンジスタを容認し、逆方向起電力のエネルギーをキャン
セルするようにしてある。
【００１４】具体的には、Ｐ＋導出領域４０に接地電位
（ＧＮＤ）を、Ｎ＋導出領域４１に電源電位（ＶＣＣ）
を印加した。斯かる構成では、先ず出力端子４が接地電
位（ＧＮＤ）より低い電位に引かれたとき、ＮＰＮトラ
ンジスタ１の島領域３５をエミッタ、分離領域３４をベ
ース、ＰチャンネルＭＯＳ２を形成した島領域３５をコ
レクタとする寄生トランジスタが生じて、Ｎ＋導出領域
４１からＮ＋コレクタ導出領域３８へ図示矢印５０の経
路で電流が流れる。この寄生電流により誘導性負荷Ｌの
逆方向起電力のエネルギーを吸収する。反対に出力端子
４が電源電位ＶＣＣより高い電位に引かれたとき、Ｐ＋
導出領域をコレクタ、バックゲート４３をベース、ドレ
イン領域４５をエミッタとする寄生トランジスタが生じ
て、図示矢印５１の経路で寄生電流が流れる。この寄生
電流により誘導性負荷Ｌの逆方向起電力のエネルギーを
吸収する。なお、集積回路内部では、ＰＮ接合ダイオー
ドよりＰＮＰ又はＮＰＮトランジスタの方がスイッチン
グ速度は速い。
（ＧＮＤ）を、Ｎ＋導出領域４１に電源電位（ＶＣＣ）
を印加した。斯かる構成では、先ず出力端子４が接地電
位（ＧＮＤ）より低い電位に引かれたとき、ＮＰＮトラ
ンジスタ１の島領域３５をエミッタ、分離領域３４をベ
ース、ＰチャンネルＭＯＳ２を形成した島領域３５をコ
レクタとする寄生トランジスタが生じて、Ｎ＋導出領域
４１からＮ＋コレクタ導出領域３８へ図示矢印５０の経
路で電流が流れる。この寄生電流により誘導性負荷Ｌの
逆方向起電力のエネルギーを吸収する。反対に出力端子
４が電源電位ＶＣＣより高い電位に引かれたとき、Ｐ＋
導出領域をコレクタ、バックゲート４３をベース、ドレ
イン領域４５をエミッタとする寄生トランジスタが生じ
て、図示矢印５１の経路で寄生電流が流れる。この寄生
電流により誘導性負荷Ｌの逆方向起電力のエネルギーを
吸収する。なお、集積回路内部では、ＰＮ接合ダイオー
ドよりＰＮＰ又はＮＰＮトランジスタの方がスイッチン
グ速度は速い。
【００１５】従って、第１の形態に比べて、第２の形態
では寄生トランジスタの電流により誘導性負荷Ｌを安定
状態に復帰させるので、誘導性負荷のスイッチング速度
をより高速にできるメリットがある。この時、Ｐチャン
ネルＭＯＳ２からＮＰＮトランジスタ１へ積極的に寄生
電流を流すので、図３に示すように小信号回路のブロッ
クに対して、間にＰチャンネルＭＯＳ２のブロックを、
その隣にＮＰＮトランジスタ１のブロックを配置するな
どの設計手法を採ればよい。
では寄生トランジスタの電流により誘導性負荷Ｌを安定
状態に復帰させるので、誘導性負荷のスイッチング速度
をより高速にできるメリットがある。この時、Ｐチャン
ネルＭＯＳ２からＮＰＮトランジスタ１へ積極的に寄生
電流を流すので、図３に示すように小信号回路のブロッ
クに対して、間にＰチャンネルＭＯＳ２のブロックを、
その隣にＮＰＮトランジスタ１のブロックを配置するな
どの設計手法を採ればよい。
【００１６】
【発明の効果】以上に説明した通り、本発明によればバ
ックゲート４６と基板３１との間にＰ＋導出領域４０と
Ｎ＋導出領域４１、Ｐ＋埋め込み層３９とＮ＋埋め込み
層３３を形成し、これらを出力端子４に接続することに
より、コイル負荷４の逆方向起電力に対して寄生トラン
ジスタ２２、２３の発生を防止できる利点を有する。
ックゲート４６と基板３１との間にＰ＋導出領域４０と
Ｎ＋導出領域４１、Ｐ＋埋め込み層３９とＮ＋埋め込み
層３３を形成し、これらを出力端子４に接続することに
より、コイル負荷４の逆方向起電力に対して寄生トラン
ジスタ２２、２３の発生を防止できる利点を有する。
【００１７】加えて、不可避的に生じるＰＮ接合を保護
ダイオード４６として内蔵できるので、外付け部品点数
を減じることができる利点を有する。更に第２の実施の
形態によれば、寄生トランジスタの動作電流により誘導
性負荷を安定状態に復帰させるので、より高速スイッチ
ングが可能である利点をも有する。
ダイオード４６として内蔵できるので、外付け部品点数
を減じることができる利点を有する。更に第２の実施の
形態によれば、寄生トランジスタの動作電流により誘導
性負荷を安定状態に復帰させるので、より高速スイッチ
ングが可能である利点をも有する。
【図１】本発明を説明するための断面図である。
【図２】本発明を説明するための断面図である。
【図３】本発明を説明するための断面図である。
【図４】従来例を説明するための回路図である。
【図５】従来例を説明するための断面図である。
Claims (7)
- 【請求項１】 一導電型の半導体基板と、 前記基板の上に形成した逆導電型のエピタキシャル層
と、 前記エピタキシャル層を分離して複数の島領域を形成す
る一導電型の分離領域と、 前記島領域の前記基板の表面に埋め込み形成した逆導電
型の埋め込み層と、 前記埋め込み層に重ねて埋め込み形成した一導電型の埋
め込み層と、 前記島領域の表面から前記一導電型の埋め込み層に達す
る一導電型の領域と、 前記一導電型の領域と前記一導電型の埋め込み層とで囲
まれた逆導電型の領域の表面に形成した、一導電型のソ
ース・ドレイン領域およびゲート電極からなる出力トラ
ンジスタと、 前記出力トランジスタのドレイン領域を前記出力端子に
接続する手段と、を具備することを特徴とする半導体集
積回路。 - 【請求項２】 前記ドレイン領域を前記一導電型の領域
に接続し、且つ前記ドレイン領域を前記一導電型の領域
と前記分離領域との間の前記島領域に接続したことを特
徴とする請求項１記載の半導体集積回路。 - 【請求項３】 前記一導電型の領域に最高電位を、前記
一導電型の領域と前記分離領域との間の前記島領域に最
低電位を各々印可したことを特徴とする請求項１記載の
半導体集積回路。 - 【請求項４】 一導電型の半導体基板と、 前記基板の上に形成した逆導電型のエピタキシャル層
と、 前記エピタキシャル層を分離して複数の島領域を形成す
る一導電型の分離領域と、 一つの島領域をコレクタとし、前記島領域の表面に形成
した一導電型のベース領域をベースとし、該ベース領域
の表面に形成した逆導電型のエミッタ領域をエミッタと
する第１の出力トランジスタと、 他の島領域の前記基板の表面に埋め込み形成した逆導電
型の埋め込み層と、 前記埋め込み層に重ねて埋め込み形成した一導電型の埋
め込み層と、 前記他の島領域の表面から前記一導電型の埋め込み層に
達する一導電型の領域と、 前記一導電型の領域と前記一導電型の埋め込み層とで囲
まれた逆導電型の領域の表面に形成した、一導電型のソ
ース・ドレイン領域およびゲート電極からなる第２の出
力トランジスタと、 前記第１の出力トランジスタのコレクタを出力端子に接
続する手段と、 前記第２の出力トランジスタのドレイン領域を前記出力
端子に接続する手段と、を具備することを特徴とする半
導体集積回路。 - 【請求項５】 前記ドレイン領域を前記一導電型の領域
に接続し、且つ前記ドレイン領域を前記一導電型の領域
と前記分離領域との間の前記他の島領域に接続したこと
を特徴とする請求項１記載の半導体集積回路。 - 【請求項６】 前記一導電型の領域に最高電位を、前記
一導電型の領域と前記分離領域との間の前記他の島領域
に最低電位を各々印可したことを特徴とする請求項１記
載の半導体集積回路。 - 【請求項７】 前記出力端子が誘導性の負荷に接続され
ることを特徴とする請求項１または４記載の半導体集積
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25710096A JP3439042B2 (ja) | 1996-09-27 | 1996-09-27 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25710096A JP3439042B2 (ja) | 1996-09-27 | 1996-09-27 | 半導体集積回路 |
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| Publication Number | Publication Date |
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| JPH10107168A true JPH10107168A (ja) | 1998-04-24 |
| JP3439042B2 JP3439042B2 (ja) | 2003-08-25 |
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ID=17301743
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25710096A Expired - Fee Related JP3439042B2 (ja) | 1996-09-27 | 1996-09-27 | 半導体集積回路 |
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002164512A (ja) * | 2000-11-28 | 2002-06-07 | Fujitsu Ltd | 半導体装置及びその製造方法 |
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-
1996
- 1996-09-27 JP JP25710096A patent/JP3439042B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002164512A (ja) * | 2000-11-28 | 2002-06-07 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US6972475B2 (en) | 2003-02-12 | 2005-12-06 | Renesas Technology Corp. | Semiconductor device |
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| JP2005109051A (ja) * | 2003-09-29 | 2005-04-21 | Sanyo Electric Co Ltd | 半導体集積回路装置 |
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| Publication number | Publication date |
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| JP3439042B2 (ja) | 2003-08-25 |
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