JP3105815B2 - 半導体集積回路装置 - Google Patents
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
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Description
【０００１】
【発明の属する技術分野】本発明は、ＳＯＩ（Silicon
On Insulator) 基板を用いた半導体集積回路装置におい
て、面積を増大させることなく簡便に、電源線と接地線
の電位の揺らぎによる誤動作と動作速度の変動を防止
し、さらに放熱効率を向上する技術に関するものであ
る。
On Insulator) 基板を用いた半導体集積回路装置におい
て、面積を増大させることなく簡便に、電源線と接地線
の電位の揺らぎによる誤動作と動作速度の変動を防止
し、さらに放熱効率を向上する技術に関するものであ
る。
【０００２】
【従来の技術】図５は、従来のＳＯＩ構造をもった半導
体集積回路の断面図である。Ｐ形またはＮ形半導体基板
１の上方に絶縁層４を介して形成された半導体層にＰチ
ャネルＭＯＳトランジスタ５ｐとＮチャネルＭＯＳトラ
ンジスタ５ｎが形成されている。この例ではＰチャネル
ＭＯＳトランジスタ５ｐとＮチャネルＭＯＳトランジス
タ５ｎは、電源線６と接地線７と信号線８に接続され、
インバータ回路としての機能を備えている。
体集積回路の断面図である。Ｐ形またはＮ形半導体基板
１の上方に絶縁層４を介して形成された半導体層にＰチ
ャネルＭＯＳトランジスタ５ｐとＮチャネルＭＯＳトラ
ンジスタ５ｎが形成されている。この例ではＰチャネル
ＭＯＳトランジスタ５ｐとＮチャネルＭＯＳトランジス
タ５ｎは、電源線６と接地線７と信号線８に接続され、
インバータ回路としての機能を備えている。
【０００３】ＳＯＩデバイスは、従来のバルクＣＭＯＳ
デバイスと比較して、拡散層容量が小さくでき、その分
だけ信号線８の充放電時間が短くなるので、動作速度が
向上するという特徴がある。しかし一方で、電源線６や
接地線７に付加される拡散層容量も同様に小さくなる。
デバイスと比較して、拡散層容量が小さくでき、その分
だけ信号線８の充放電時間が短くなるので、動作速度が
向上するという特徴がある。しかし一方で、電源線６や
接地線７に付加される拡散層容量も同様に小さくなる。
【０００４】半導体集積回路において、出力バッファの
駆動時など大電流が一度に流れるとき、リード線やボン
ディングワイヤのインピーダンスにより電源線と接地線
の電位が変動しやすくなる。しかし通常、従来のバルク
ＣＭＯＳデバイスでは、電源線はＮウェルに電位を与え
るためにも用いられ、接地線はＰウェルに電位を与える
ためにも用いられるので、結果的に電源線と接地線の間
にはウェルの大きな容量が付加されることになる。この
付加容量がバイパスコンデンサとして働くので、バルク
ＣＭＯＳ半導体集積回路では動作中のノイズによる電源
線と接地線の電位変動が抑制される。
駆動時など大電流が一度に流れるとき、リード線やボン
ディングワイヤのインピーダンスにより電源線と接地線
の電位が変動しやすくなる。しかし通常、従来のバルク
ＣＭＯＳデバイスでは、電源線はＮウェルに電位を与え
るためにも用いられ、接地線はＰウェルに電位を与える
ためにも用いられるので、結果的に電源線と接地線の間
にはウェルの大きな容量が付加されることになる。この
付加容量がバイパスコンデンサとして働くので、バルク
ＣＭＯＳ半導体集積回路では動作中のノイズによる電源
線と接地線の電位変動が抑制される。
【０００５】それに対してＳＯＩ形半導体集積回路は、
図５に示したように電源線６と接地線７にそれぞれ低容
量の拡散層が接続されるだけなので、動作時に電源電位
と接地電位が構造的に変動しやすいといえる。電源電位
や接地電位が揺らぐのは、回路の電源電圧が動作中に過
渡的に変化するのと等価であるので、回路の動作速度が
大きく変動し、最悪の場合、誤動作することもあり得
る。ＳＯＩ形半導体集積回路の中には、半導体基板１の
電位を接地電位に固定するため接地線７と半導体基板１
を接続しているものもあるが、その場合でも電源線６の
電位が変動しやすいことに変りない。
図５に示したように電源線６と接地線７にそれぞれ低容
量の拡散層が接続されるだけなので、動作時に電源電位
と接地電位が構造的に変動しやすいといえる。電源電位
や接地電位が揺らぐのは、回路の電源電圧が動作中に過
渡的に変化するのと等価であるので、回路の動作速度が
大きく変動し、最悪の場合、誤動作することもあり得
る。ＳＯＩ形半導体集積回路の中には、半導体基板１の
電位を接地電位に固定するため接地線７と半導体基板１
を接続しているものもあるが、その場合でも電源線６の
電位が変動しやすいことに変りない。
【０００６】この問題の解決策は、例えば特開平３−２
２２３６１号公報の図１に記載されているＳＯＩ形半導
体集積回路が挙げられており、その概要は本願の図６に
示す通りである。図６に示すＳＯＩ形半導体集積回路
は、半導体基板１上に絶縁層４を介して形成された半導
体層に、例えばＰチャネルＭＯＳトランジスタ５ｐとＮ
チャネルＭＯＳトランジスタ５ｎが形成されている。こ
の例では、ＰチャネルＭＯＳトランジスタ５ｐとＮチャ
ネルＭＯＳトランジスタ５ｎは、電源線６と接地線７と
信号線８に接続され、インバータ回路としての機能を備
えている。電源線６と接地線７は、トランジスタ５ｐ，
５ｎ直下の絶縁層（埋め込み絶縁層）４内部に形成され
た電極９と電極１０にそれぞれ接続されている。電極９
と電極１０は共に平板状で、互いに所定の間隔をおいて
対向させることにより、コンデンサが形成されている。
これにより電源線６と接地線７の間に大容量が付加され
るので、集積回路動作中の電源線６と接地線７の電位の
揺らぎが抑制できる。
２２３６１号公報の図１に記載されているＳＯＩ形半導
体集積回路が挙げられており、その概要は本願の図６に
示す通りである。図６に示すＳＯＩ形半導体集積回路
は、半導体基板１上に絶縁層４を介して形成された半導
体層に、例えばＰチャネルＭＯＳトランジスタ５ｐとＮ
チャネルＭＯＳトランジスタ５ｎが形成されている。こ
の例では、ＰチャネルＭＯＳトランジスタ５ｐとＮチャ
ネルＭＯＳトランジスタ５ｎは、電源線６と接地線７と
信号線８に接続され、インバータ回路としての機能を備
えている。電源線６と接地線７は、トランジスタ５ｐ，
５ｎ直下の絶縁層（埋め込み絶縁層）４内部に形成され
た電極９と電極１０にそれぞれ接続されている。電極９
と電極１０は共に平板状で、互いに所定の間隔をおいて
対向させることにより、コンデンサが形成されている。
これにより電源線６と接地線７の間に大容量が付加され
るので、集積回路動作中の電源線６と接地線７の電位の
揺らぎが抑制できる。
【０００７】特開平３−２２２３６１号公報には、埋め
込み絶縁層内部に電極を作成する方法は記載されていな
いが、絶縁層と平板状電極を交互に積層させ、その上部
に単結晶半導体層を形成するため非常に製造プロセスが
複雑になるのは避けられない。
込み絶縁層内部に電極を作成する方法は記載されていな
いが、絶縁層と平板状電極を交互に積層させ、その上部
に単結晶半導体層を形成するため非常に製造プロセスが
複雑になるのは避けられない。
【０００８】また、ＭＯＳ半導体回路では、トランジス
タが動作中に発生する熱によって電気的特性（特に移動
度）が劣化し、例えばオン電流が減少するという問題が
ある。特に、図５などに示したＳＯＩデバイスでは、ト
ランジスタ５ｐ，５ｎ直下の絶縁層（埋め込み絶縁層）
４の熱伝導率は低い場合が多いので、半導体基板１側へ
の放熱が充分でない。電源線６、接地線７、信号線８が
トランジスタに接続されているためトランジスタからの
熱の一部は配線へと排出されるが、配線の熱容量は小さ
いため放熱が充分でなく、動作中にトランジスタの温度
が上昇してしまう。
タが動作中に発生する熱によって電気的特性（特に移動
度）が劣化し、例えばオン電流が減少するという問題が
ある。特に、図５などに示したＳＯＩデバイスでは、ト
ランジスタ５ｐ，５ｎ直下の絶縁層（埋め込み絶縁層）
４の熱伝導率は低い場合が多いので、半導体基板１側へ
の放熱が充分でない。電源線６、接地線７、信号線８が
トランジスタに接続されているためトランジスタからの
熱の一部は配線へと排出されるが、配線の熱容量は小さ
いため放熱が充分でなく、動作中にトランジスタの温度
が上昇してしまう。
【０００９】
【発明が解決しようとする課題】第１の問題点は、出力
バッファ駆動時など大電流が一度に流れるときの電源線
と接地線の電位の揺らぎが大きいということである。そ
の理由は、ＳＯＩ形半導体集積回路では、電源配線と接
地配線に付加される容量が小さいからである。
バッファ駆動時など大電流が一度に流れるときの電源線
と接地線の電位の揺らぎが大きいということである。そ
の理由は、ＳＯＩ形半導体集積回路では、電源配線と接
地配線に付加される容量が小さいからである。
【００１０】第２の問題点は、第１の問題点を解決する
ために図６に示した従来例のようなデバイス構成にした
とき、製造コストが非常に高くなってしまうということ
である。その理由は、絶縁層と平板状電極を交互に積層
し、その電極と電源配線、接地配線を接続するため製造
工程が非常に複雑となるからである。
ために図６に示した従来例のようなデバイス構成にした
とき、製造コストが非常に高くなってしまうということ
である。その理由は、絶縁層と平板状電極を交互に積層
し、その電極と電源配線、接地配線を接続するため製造
工程が非常に複雑となるからである。
【００１１】第３の問題点は、トランジスタから発生す
る熱が蓄積され、ＭＯＳトランジスタの電気的特性が劣
化するということである。その理由は、半導体基板側へ
の放熱が埋め込み絶縁層によって阻害される上、電源線
や接地線などの配線の熱容量が小さいからである。
る熱が蓄積され、ＭＯＳトランジスタの電気的特性が劣
化するということである。その理由は、半導体基板側へ
の放熱が埋め込み絶縁層によって阻害される上、電源線
や接地線などの配線の熱容量が小さいからである。
【００１２】本発明の目的は、面積を増大させることな
く簡便にＳＯＩ構造の半導体集積回路の電源線と接地線
の電位の揺らぎを低減することにある。さらに、本発明
の他の目的は、トランジスタの放熱効率を向上し、電気
的特性の劣化を低減することにある。
く簡便にＳＯＩ構造の半導体集積回路の電源線と接地線
の電位の揺らぎを低減することにある。さらに、本発明
の他の目的は、トランジスタの放熱効率を向上し、電気
的特性の劣化を低減することにある。
【００１３】
【課題を解決するための手段】本発明によれば、半導体
基板の表面に設けられたＮ型半導体領域と該Ｎ型半導体
領域の下側に接して設けられたＰ型半導体領域とを有
し、前記Ｎ型半導体領域上には絶縁層を介して複数個の
トランジスタが載置され、前記トランジスタの電源線が
前記Ｎ型半導体領域に直接接続され、前記トランジスタ
の接地線が前記Ｐ型半導体領域に直接接続され、前記Ｐ
型半導体領域と前記Ｎ型半導体領域との接合に生じる接
合容量によって電源線と接地線の電位変動を抑制するこ
とを特徴とするＳＯＩ型半導体集積回路装置が得られ、
また、半導体基板の表面に設けられたＰ型半導体領域と
該Ｐ型半導体領域の下側に接して設けられたＮ型半導体
領域とを有し、前記Ｐ型半導体領域上には絶縁層を介し
て複数個のトランジスタが載置され、前記トランジスタ
の電源線が前記Ｎ型半導体領域に直接接続され、前記ト
ランジスタの接地線が前記Ｐ型半導体領域に直接接続さ
れ、前記Ｐ型半導体領域と前記Ｎ型半導体領域との接合
に生じる接合容量によって電源線と接地線の電位変動を
抑制することを特徴とするＳＯＩ型半導体集積回路装置
が得られる。
基板の表面に設けられたＮ型半導体領域と該Ｎ型半導体
領域の下側に接して設けられたＰ型半導体領域とを有
し、前記Ｎ型半導体領域上には絶縁層を介して複数個の
トランジスタが載置され、前記トランジスタの電源線が
前記Ｎ型半導体領域に直接接続され、前記トランジスタ
の接地線が前記Ｐ型半導体領域に直接接続され、前記Ｐ
型半導体領域と前記Ｎ型半導体領域との接合に生じる接
合容量によって電源線と接地線の電位変動を抑制するこ
とを特徴とするＳＯＩ型半導体集積回路装置が得られ、
また、半導体基板の表面に設けられたＰ型半導体領域と
該Ｐ型半導体領域の下側に接して設けられたＮ型半導体
領域とを有し、前記Ｐ型半導体領域上には絶縁層を介し
て複数個のトランジスタが載置され、前記トランジスタ
の電源線が前記Ｎ型半導体領域に直接接続され、前記ト
ランジスタの接地線が前記Ｐ型半導体領域に直接接続さ
れ、前記Ｐ型半導体領域と前記Ｎ型半導体領域との接合
に生じる接合容量によって電源線と接地線の電位変動を
抑制することを特徴とするＳＯＩ型半導体集積回路装置
が得られる。
【００１４】さらに、本発明によれば、半導体基板の表
面に設けられたＮ型半導体領域と該Ｎ型半導体領域の側
面に接して設けられたＰ型半導体領域とを有し、前記Ｎ
型半導体領域上には絶縁層を介して複数個のトランジス
タが載置され、前記トランジスタの電源線が前記Ｎ型半
導体領域に直接接続され、前記トランジスタの接地線が
前記Ｐ型半導体領域に直接接続され、前記Ｐ型半導体領
域と前記Ｎ型半導体領域との接合に生じる接合容量によ
って電源線と接地線の電位変動を抑制することを特徴と
するＳＯＩ型半導体集積回路装置が得られ、また、半導
体基板の表面に設けられたＰ型半導体領域と該Ｐ型半導
体領域の側面に接して設けられたＮ型半導体領域とを有
し、前記Ｐ型半導体領域上には絶縁層を介して複数個の
トランジスタが載置され、前記トランジスタの電源線が
前記Ｎ型半導体領域に直接接続され、前記トランジスタ
の接地線が前記Ｐ型半導体領域に直接接続され、前記Ｐ
型半導体領域と前記Ｎ型半導体領域との接合に生じる接
合容量によって電源線と接地線の電位変動を抑制するこ
とを特徴とするＳＯＩ型半導体集積回路装置が得られ
る。
面に設けられたＮ型半導体領域と該Ｎ型半導体領域の側
面に接して設けられたＰ型半導体領域とを有し、前記Ｎ
型半導体領域上には絶縁層を介して複数個のトランジス
タが載置され、前記トランジスタの電源線が前記Ｎ型半
導体領域に直接接続され、前記トランジスタの接地線が
前記Ｐ型半導体領域に直接接続され、前記Ｐ型半導体領
域と前記Ｎ型半導体領域との接合に生じる接合容量によ
って電源線と接地線の電位変動を抑制することを特徴と
するＳＯＩ型半導体集積回路装置が得られ、また、半導
体基板の表面に設けられたＰ型半導体領域と該Ｐ型半導
体領域の側面に接して設けられたＮ型半導体領域とを有
し、前記Ｐ型半導体領域上には絶縁層を介して複数個の
トランジスタが載置され、前記トランジスタの電源線が
前記Ｎ型半導体領域に直接接続され、前記トランジスタ
の接地線が前記Ｐ型半導体領域に直接接続され、前記Ｐ
型半導体領域と前記Ｎ型半導体領域との接合に生じる接
合容量によって電源線と接地線の電位変動を抑制するこ
とを特徴とするＳＯＩ型半導体集積回路装置が得られ
る。
【００１５】
【発明の実施の形態】本発明のＳＯＩ形半導体集積回路
装置は、Ｐ形またはＮ形半導体基板の表層にＰウェルと
Ｎウェルが形成されている。これらのウェルは例えば高
エネルギーイオン注入により形成されるが、Ｐウェルが
表層に形成され、このＰウェルの表層にＮウェルを形成
してもよく、また、Ｎウェルの表層にＰウェルを形成し
てもよい。そしてＰウェルまたはＮウェルの上部に、絶
縁層を介して半導体層が形成され、この半導体層にトラ
ンジスタが形成され、このトランジスタの電源線がＮウ
ェルに直接接続され、接地線がＰウェルに直接接続され
ている。
装置は、Ｐ形またはＮ形半導体基板の表層にＰウェルと
Ｎウェルが形成されている。これらのウェルは例えば高
エネルギーイオン注入により形成されるが、Ｐウェルが
表層に形成され、このＰウェルの表層にＮウェルを形成
してもよく、また、Ｎウェルの表層にＰウェルを形成し
てもよい。そしてＰウェルまたはＮウェルの上部に、絶
縁層を介して半導体層が形成され、この半導体層にトラ
ンジスタが形成され、このトランジスタの電源線がＮウ
ェルに直接接続され、接地線がＰウェルに直接接続され
ている。
【００１６】さらに上述においては、ＰウェルとＮウェ
ルが上下に接して形成された例であるが、横方向に接し
て形成してもよい。このように、本発明のＳＯＩ形半導
体集積回路は、電源線と接地線の双方に大きな容量を付
加する。より具体的には、埋め込み絶縁層下部の半導体
基板内にＮウェルとＰウェルを形成し、Ｎウェルと電源
線をスイッチなどを介さずに直結し、同様にＰウェルと
接地線を直結する。
ルが上下に接して形成された例であるが、横方向に接し
て形成してもよい。このように、本発明のＳＯＩ形半導
体集積回路は、電源線と接地線の双方に大きな容量を付
加する。より具体的には、埋め込み絶縁層下部の半導体
基板内にＮウェルとＰウェルを形成し、Ｎウェルと電源
線をスイッチなどを介さずに直結し、同様にＰウェルと
接地線を直結する。
【００１７】したがって、電源線によってＮウェルは電
源電位に固定され、接地線によってＰウェルは接地電位
に固定されるため、両ウェル間には電源電圧が逆バイア
ス印加されＰ−Ｎ接合容量が生じる。この容量がバイパ
スコンデンサとして働くため、回路動作中の電源線と接
地線の電位変動が抑制される。また、動作時にトランジ
スタから発生した熱の多くは、電源線や接地線を介して
半導体基板側に放出することができる。このため、ＭＯ
Ｓトランジスタの温度上昇による電気的特性の劣化が抑
制される。
源電位に固定され、接地線によってＰウェルは接地電位
に固定されるため、両ウェル間には電源電圧が逆バイア
ス印加されＰ−Ｎ接合容量が生じる。この容量がバイパ
スコンデンサとして働くため、回路動作中の電源線と接
地線の電位変動が抑制される。また、動作時にトランジ
スタから発生した熱の多くは、電源線や接地線を介して
半導体基板側に放出することができる。このため、ＭＯ
Ｓトランジスタの温度上昇による電気的特性の劣化が抑
制される。
【００１８】
【実施例】図１は、本発明の第１の実施例のＳＯＩ形半
導体集積回路の断面図である。Ｐ形またはＮ形半導体基
板１の表層にＰウェル３が形成され、さらにＰウェル３
の表層にＮウェル２が形成されている。Ｐウェル３とＮ
ウェル２は、例えば公知の高エネルギーイオン注入によ
って形成されるものとする。Ｐウェルの上部に絶縁層４
を介して形成された半導体層にＰチャネルＭＯＳトラン
ジスタ５ｐとＮチャネルＭＯＳトランジスタ５ｎが形成
されている。この例ではチャネルＭＯＳトランジスタ５
ｐとＮチャネルＭＯＳトランジスタ５ｎは、電源線６と
接地線７と信号線８に接続され、インバータ回路として
の機能を備えている。電源線６は金属配線などの低抵抗
導体によってＮウェル２に接続され、接地線７は金属配
線などの低抵抗導体によってＰウェル３に接続される。
導体集積回路の断面図である。Ｐ形またはＮ形半導体基
板１の表層にＰウェル３が形成され、さらにＰウェル３
の表層にＮウェル２が形成されている。Ｐウェル３とＮ
ウェル２は、例えば公知の高エネルギーイオン注入によ
って形成されるものとする。Ｐウェルの上部に絶縁層４
を介して形成された半導体層にＰチャネルＭＯＳトラン
ジスタ５ｐとＮチャネルＭＯＳトランジスタ５ｎが形成
されている。この例ではチャネルＭＯＳトランジスタ５
ｐとＮチャネルＭＯＳトランジスタ５ｎは、電源線６と
接地線７と信号線８に接続され、インバータ回路として
の機能を備えている。電源線６は金属配線などの低抵抗
導体によってＮウェル２に接続され、接地線７は金属配
線などの低抵抗導体によってＰウェル３に接続される。
【００１９】Ｎウェル２は電源電位、Ｐウェル３は接地
電位に接続されているので、境界面はＰＮ接合に逆バイ
アスが印加された状態であり、電源電圧に応じた幅の空
乏層が生じる。この空乏層はコンデンサのように働くの
で、電源線と接地線間にバイパスコンデンサが接続され
たのと等価となる。これが、本発明によって動作時の電
源線と接地線の電位変動が抑制できる原理である。
電位に接続されているので、境界面はＰＮ接合に逆バイ
アスが印加された状態であり、電源電圧に応じた幅の空
乏層が生じる。この空乏層はコンデンサのように働くの
で、電源線と接地線間にバイパスコンデンサが接続され
たのと等価となる。これが、本発明によって動作時の電
源線と接地線の電位変動が抑制できる原理である。
【００２０】電源線とバイパスコンデンサ、ならびに接
地線とバイパスコンデンサ間のインピーダンスが大きい
と、電位変動を抑制する効果が充分に得られない。した
がって本発明では、電源線とＮウェル間、ならびに接地
線とＰウェル間に例えばＭＯＳトランジスタなどのスイ
ッチの働きをする素子などを挟まずに低抵抗で直結する
ものとする。この意味で、例えば特開平７−１０６５７
９に示される半導体装置と本発明は異なる。
地線とバイパスコンデンサ間のインピーダンスが大きい
と、電位変動を抑制する効果が充分に得られない。した
がって本発明では、電源線とＮウェル間、ならびに接地
線とＰウェル間に例えばＭＯＳトランジスタなどのスイ
ッチの働きをする素子などを挟まずに低抵抗で直結する
ものとする。この意味で、例えば特開平７−１０６５７
９に示される半導体装置と本発明は異なる。
【００２１】図７は、特開平７−１０６５７９の図３を
基にしたものである。図７に示すＳＯＩ形半導体集積回
路と、既に図５に示した従来のＳＯＩ形半導体集積回路
との違いは次の通りである。半導体基板１１がＰ形であ
り、その表層にＮ形不純物領域１２が形成されている。
Ｎ形不純物領域１２は、トランジスタ５ｐ，５ｎの少な
くともチャネルに対向する位置に個別に形成され、それ
ぞれ電極１３が取り出されている。この電極１３は、個
々のトランジスタにバックバイアスを印加するための専
用金属配線とされている。
基にしたものである。図７に示すＳＯＩ形半導体集積回
路と、既に図５に示した従来のＳＯＩ形半導体集積回路
との違いは次の通りである。半導体基板１１がＰ形であ
り、その表層にＮ形不純物領域１２が形成されている。
Ｎ形不純物領域１２は、トランジスタ５ｐ，５ｎの少な
くともチャネルに対向する位置に個別に形成され、それ
ぞれ電極１３が取り出されている。この電極１３は、個
々のトランジスタにバックバイアスを印加するための専
用金属配線とされている。
【００２２】しかし、特開平１０６５７９の半導体集積
回路は、その動作上、Ｎ形不純物領域をチャネルに近接
して配置しなければならないので、チャネル直下の絶縁
膜は薄く、Ｎ形領域は基板の表面でなければならない。
これに反して本発明はこのような条件には支配されな
い。
回路は、その動作上、Ｎ形不純物領域をチャネルに近接
して配置しなければならないので、チャネル直下の絶縁
膜は薄く、Ｎ形領域は基板の表面でなければならない。
これに反して本発明はこのような条件には支配されな
い。
【００２３】さて、図１に示した本発明の半導体集積回
路では、トランジスタ５ｐ，５ｎが電源線６、接地線７
を介して半導体基板１に接続されている。一般に、半導
体集積回路でよく用いられるＳｉＯ2 などの絶縁層４の
材料は熱伝導率が低く、トランジスタ５ｐ，５ｎで発生
した熱が絶縁層４を通っては周囲に逃げにくい。ＳＯＩ
形半導体集積回路では特に、トランジスタ５ｐ，５ｎと
半導体基板１との間に埋め込み絶縁層が存在するため動
作中の放熱が充分でなく、トランジスタに熱が蓄積され
てしまう。普通、室温でＭＯＳトランジスタを動作させ
ると、温度上昇につれてキャリア移動度が低下するため
オン電流が減少する。しかし、図１の本発明の半導体集
積回路では、熱伝導率の高い配線によってトランジスタ
から半導体基板への放熱経路が生じるため、トランジス
タの熱の蓄積が避けられる。
路では、トランジスタ５ｐ，５ｎが電源線６、接地線７
を介して半導体基板１に接続されている。一般に、半導
体集積回路でよく用いられるＳｉＯ2 などの絶縁層４の
材料は熱伝導率が低く、トランジスタ５ｐ，５ｎで発生
した熱が絶縁層４を通っては周囲に逃げにくい。ＳＯＩ
形半導体集積回路では特に、トランジスタ５ｐ，５ｎと
半導体基板１との間に埋め込み絶縁層が存在するため動
作中の放熱が充分でなく、トランジスタに熱が蓄積され
てしまう。普通、室温でＭＯＳトランジスタを動作させ
ると、温度上昇につれてキャリア移動度が低下するため
オン電流が減少する。しかし、図１の本発明の半導体集
積回路では、熱伝導率の高い配線によってトランジスタ
から半導体基板への放熱経路が生じるため、トランジス
タの熱の蓄積が避けられる。
【００２４】図２は、本発明の第２の実施例である。本
実施例は、ＰウェルをＮウェルよりも表層に形成すとい
う点を除けば図１に示した第１の実施例と同じである。
電源線６と接続されるのがＮウェルで、接地線７と接続
されるのがＰウェルなのは、本発明の全実施例で共通で
ある。
実施例は、ＰウェルをＮウェルよりも表層に形成すとい
う点を除けば図１に示した第１の実施例と同じである。
電源線６と接続されるのがＮウェルで、接地線７と接続
されるのがＰウェルなのは、本発明の全実施例で共通で
ある。
【００２５】図３は、本発明の第３の実施例である。本
実施例は、トランジスタが存在する領域の下部にＮウェ
ル、配線領域などのトランジスタが存在しない場所にＰ
ウェルを形成するという点を除けば第１の実施例と同じ
である。本発明は、ＮウェルとＰウェルの境界面の空乏
層をコンデンサとして利用するので、この境界面を広く
とることができれば、ＮウェルとＰウェルの面積が大き
く違っていても構わない。
実施例は、トランジスタが存在する領域の下部にＮウェ
ル、配線領域などのトランジスタが存在しない場所にＰ
ウェルを形成するという点を除けば第１の実施例と同じ
である。本発明は、ＮウェルとＰウェルの境界面の空乏
層をコンデンサとして利用するので、この境界面を広く
とることができれば、ＮウェルとＰウェルの面積が大き
く違っていても構わない。
【００２６】図４は、本発明の第４の実施例である。本
実施例は、トランジスタが存在する領域の下部にＰウェ
ル、トランジスタが存在しない領域にはＮウェルを形成
するという点を除けば、第１の実施例と同じである。
実施例は、トランジスタが存在する領域の下部にＰウェ
ル、トランジスタが存在しない領域にはＮウェルを形成
するという点を除けば、第１の実施例と同じである。
【００２７】第１〜４の実施例では、半導体基板１の表
面（埋め込み絶縁層直下）にウェルが存在するとした
が、表面から遠い（深い）位置にだけウェルが存在する
構造としてもよい。
面（埋め込み絶縁層直下）にウェルが存在するとした
が、表面から遠い（深い）位置にだけウェルが存在する
構造としてもよい。
【００２８】
【発明の効果】第１の効果は、集積回路動作時の電源線
と接地線の電位の揺らぎが抑制されるということであ
る。その理由は、電源線と接地線にバイパスコンデンサ
の働きをする大きな容量が付加されるからである。
と接地線の電位の揺らぎが抑制されるということであ
る。その理由は、電源線と接地線にバイパスコンデンサ
の働きをする大きな容量が付加されるからである。
【００２９】第２の効果は、前述の容量が比較的簡便に
形成できるということである。その理由は、埋め込み絶
縁層内部ではなく、半導体基板の側に高エネルギーイオ
ン注入などでコンデンサを形成するからである。
形成できるということである。その理由は、埋め込み絶
縁層内部ではなく、半導体基板の側に高エネルギーイオ
ン注入などでコンデンサを形成するからである。
【００３０】第３の効果は、動作中に発生する熱でトラ
ンジスタの電気的特性が劣化するのを抑制できるという
ことである。その理由は、トランジスタから電源線や接
地線を介して半導体基板側に熱を逃がすことができるか
らである。
ンジスタの電気的特性が劣化するのを抑制できるという
ことである。その理由は、トランジスタから電源線や接
地線を介して半導体基板側に熱を逃がすことができるか
らである。
【図１】本発明の第１の実施例のＳＯＩ形半導体集積回
路の構成を示した断面図である。
路の構成を示した断面図である。
【図２】本発明の第２の実施例のＳＯＩ形半導体集積回
路の構成を示した断面図である。
路の構成を示した断面図である。
【図３】本発明の第３の実施例のＳＯＩ形半導体集積回
路の構成を示した断面図である。
路の構成を示した断面図である。
【図４】本発明の第４の実施例のＳＯＩ形半導体集積回
路の構成を示した断面図である。
路の構成を示した断面図である。
【図５】従来のＳＯＩ形半導体集積回路の構成を示した
断面図である。
断面図である。
【図６】従来のＳＯＩ形半導体集積回路の第２例の構成
を示した断面図である。
を示した断面図である。
【図７】従来のＳＯＩ形半導体集積回路の第３例の構成
を示した断面図である。
を示した断面図である。
１ Ｐ形あるいはＮ形半導体基板 ２ Ｎウェル ３ Ｐウェル ４ 絶縁層 ５ｐ Ｐチャネルトランジスタ ５ｎ Ｎチャネルトランジスタ ６ 電源線 ７ 接地線 ８ 信号線 ９ 電極 １０ 電極 １１ Ｐ形半導体基板 １２ Ｎ形不純物領域 １３ バックバイアス印加電極
Claims (4)
- 【請求項１】 半導体基板の表面に設けられたＮ型半導
体領域と該Ｎ型半導体領域の下側に接して設けられたＰ
型半導体領域とを有し、前記Ｎ型半導体領域上には絶縁
層を介して複数個のトランジスタが載置され、前記トラ
ンジスタの電源線が前記Ｎ型半導体領域に直接接続さ
れ、前記トランジスタの接地線が前記Ｐ型半導体領域に
直接接続され、前記Ｐ型半導体領域と前記Ｎ型半導体領
域との接合に生じる接合容量によって電源線と接地線の
電位変動を抑制することを特徴とするＳＯＩ型半導体集
積回路装置。 - 【請求項２】 半導体基板の表面に設けられたＰ型半導
体領域と該Ｐ型半導体領域の下側に接して設けられたＮ
型半導体領域とを有し、前記Ｐ型半導体領域上には絶縁
層を介して複数個のトランジスタが載置され、前記トラ
ンジスタの電源線が前記Ｎ型半導体領域に直接接続さ
れ、前記トランジスタの接地線が前記Ｐ型半導体領域に
直接接続され、前記Ｐ型半導体領域と前記Ｎ型半導体領
域との接合に生じる接合容量によって電源線と接地線の
電位変動を抑制することを特徴とするＳＯＩ型半導体集
積回路装置。 - 【請求項３】 半導体基板の表面に設けられたＮ型半導
体領域と該Ｎ型半導体領域の側面に接して設けられたＰ
型半導体領域とを有し、前記Ｎ型半導体領域上には絶縁
層を介して複数個のトランジスタが載置され、前記トラ
ンジスタの電源線が前記Ｎ型半導体領域に直接接続さ
れ、前記トランジスタの接地線が前記Ｐ型半導体領域に
直接接続され、前記Ｐ型半導体領域と前記Ｎ型半導体領
域との接合に生じる接合容量によって電源線と接地線の
電位変動を抑制することを特徴とするＳＯＩ型半導体集
積回路装置。 - 【請求項４】 半導体基板の表面に設けられたＰ型半導
体領域と該Ｐ型半導体領域の側面に接して設けられたＮ
型半導体領域とを有し、前記Ｐ型半導体領域上には絶縁
層を介して複数個のトランジスタが載置され、前記トラ
ンジスタの電源線が前記Ｎ型半導体領域に直接接続さ
れ、前記トランジスタの接地線が前記Ｐ型半導体領域に
直接接続され、前記Ｐ型半導体領域と前記Ｎ型半導体領
域との接合に生じる接合容量によって電源線と接地線の
電位変動を抑制することを特徴とするＳＯＩ型半導体集
積回路装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09077419A JP3105815B2 (ja) | 1997-03-28 | 1997-03-28 | 半導体集積回路装置 |
| US09/045,713 US6084270A (en) | 1997-03-28 | 1998-03-23 | Semiconductor integrated-circuit device having n-type and p-type semiconductor conductive regions formed in contact with each other |
| CN98101128A CN1084052C (zh) | 1997-03-28 | 1998-03-25 | 有相互接触的n型和P型导电区的半导体集成电路器件 |
| KR1019980010665A KR100304751B1 (ko) | 1997-03-28 | 1998-03-27 | 상호접촉하여형성된n-형및p-형반도체도체영역을가진반도체집적회로장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09077419A JP3105815B2 (ja) | 1997-03-28 | 1997-03-28 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10270704A JPH10270704A (ja) | 1998-10-09 |
| JP3105815B2 true JP3105815B2 (ja) | 2000-11-06 |
Family
ID=13633447
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09077419A Expired - Fee Related JP3105815B2 (ja) | 1997-03-28 | 1997-03-28 | 半導体集積回路装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6084270A (ja) |
| JP (1) | JP3105815B2 (ja) |
| KR (1) | KR100304751B1 (ja) |
| CN (1) | CN1084052C (ja) |
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|---|---|---|---|---|
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| JP2002231721A (ja) | 2001-02-06 | 2002-08-16 | Mitsubishi Electric Corp | 半導体装置 |
| DE10151132A1 (de) * | 2001-10-17 | 2003-05-08 | Infineon Technologies Ag | Halbleiterstruktur mit einem von dem Substrat kapazitiv entkoppelten Bauelementen |
| JP4176342B2 (ja) * | 2001-10-29 | 2008-11-05 | 川崎マイクロエレクトロニクス株式会社 | 半導体装置およびそのレイアウト方法 |
| JP2008258648A (ja) * | 2008-06-02 | 2008-10-23 | Nec Electronics Corp | 半導体集積回路装置 |
| JP2012015538A (ja) * | 2011-08-29 | 2012-01-19 | Renesas Electronics Corp | 半導体装置 |
| CN106206616B (zh) * | 2016-08-29 | 2019-01-29 | 昆山工研院新型平板显示技术中心有限公司 | 一种tft阵列基板及其制备方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6215852A (ja) * | 1985-07-15 | 1987-01-24 | Nec Corp | 半導体装置 |
| JPH03222361A (ja) * | 1990-01-26 | 1991-10-01 | Hitachi Ltd | 半導体集積回路装置 |
| US5359219A (en) * | 1992-12-04 | 1994-10-25 | Texas Instruments Incorporated | Silicon on insulator device comprising improved substrate doping |
| JP3175521B2 (ja) * | 1995-01-27 | 2001-06-11 | 日本電気株式会社 | シリコン・オン・インシュレータ半導体装置及びバイアス電圧発生回路 |
-
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- 1997-03-28 JP JP09077419A patent/JP3105815B2/ja not_active Expired - Fee Related
-
1998
- 1998-03-23 US US09/045,713 patent/US6084270A/en not_active Expired - Fee Related
- 1998-03-25 CN CN98101128A patent/CN1084052C/zh not_active Expired - Fee Related
- 1998-03-27 KR KR1019980010665A patent/KR100304751B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10270704A (ja) | 1998-10-09 |
| KR19980080753A (ko) | 1998-11-25 |
| CN1084052C (zh) | 2002-05-01 |
| KR100304751B1 (ko) | 2001-11-30 |
| US6084270A (en) | 2000-07-04 |
| CN1195198A (zh) | 1998-10-07 |
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Legal Events
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