JP2000058842A - 半導体装置 - Google Patents
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Abstract
(57)【要約】
【課題】 FDモードとPDモードの双方の利点を両立的に
実現する。 【解決手段】 フローティングおよびゼロ電位の条件下
ではボディ領域５が完全空乏化しないほどに、ＳＯＩ層
３は厚く形成されている。MOSFET３２が動作するときに
は、ボディ電極を通じて、負のボディ電位Ｖｂがボディ
領域５に印加される。これによって、ボディ領域５は完
全空乏化される。すなわち、MOSFET３２は、ＳＯＩ層３
の厚さについては、従来のPDモードのMOSFETと同等に形
成され、動作については、FDモードのMOSFETと同等とな
る。このため、ソース・ドレイン領域４，６における低
い抵抗、主電極１５，１６のコンタクトホールの形成の
容易さ、シリサイド層２１，２２の安定性等のPDモード
のMOSFETの利点と、良好なスイッチング特性などのFDモ
ードのMOSFETの利点との双方が、両立的に実現する。
実現する。 【解決手段】 フローティングおよびゼロ電位の条件下
ではボディ領域５が完全空乏化しないほどに、ＳＯＩ層
３は厚く形成されている。MOSFET３２が動作するときに
は、ボディ電極を通じて、負のボディ電位Ｖｂがボディ
領域５に印加される。これによって、ボディ領域５は完
全空乏化される。すなわち、MOSFET３２は、ＳＯＩ層３
の厚さについては、従来のPDモードのMOSFETと同等に形
成され、動作については、FDモードのMOSFETと同等とな
る。このため、ソース・ドレイン領域４，６における低
い抵抗、主電極１５，１６のコンタクトホールの形成の
容易さ、シリサイド層２１，２２の安定性等のPDモード
のMOSFETの利点と、良好なスイッチング特性などのFDモ
ードのMOSFETの利点との双方が、両立的に実現する。
Description
【０００１】
【発明の属する技術分野】この発明は、ＳＯＩ（Semico
nductor On Insulator）型のMOSFET（MOS型電界効果ト
ランジスタ）を有する半導体装置に関する。
nductor On Insulator）型のMOSFET（MOS型電界効果ト
ランジスタ）を有する半導体装置に関する。
【０００２】
【従来の技術】図２７は、この発明の背景の一つとなる
従来の半導体装置の正面断面図である。この装置１５１
では、半導体基板８１の上に、絶縁層８２が形成され、
さらに絶縁膜８２の上に、シリコンを母材とするＳＯＩ
層８３が形成されている。すなわち、装置１５１は、Ｓ
ＯＩ型の半導体装置として構成されている。
従来の半導体装置の正面断面図である。この装置１５１
では、半導体基板８１の上に、絶縁層８２が形成され、
さらに絶縁膜８２の上に、シリコンを母材とするＳＯＩ
層８３が形成されている。すなわち、装置１５１は、Ｓ
ＯＩ型の半導体装置として構成されている。
【０００３】図２７が示すように、装置１５１には、ｎ
チャネル型のMOSFETが作り込まれている。ＳＯＩ層８３
には、ｎ型のソース領域８４、ｐ導電型のボディ領域８
６、および、ｎ導電型のドレイン領域８５が備わってい
る。そして、ボディ領域８６は、ソース領域８４とドレ
イン領域８５とに挟まれるように形成されている。ソー
ス・ドレイン領域８４，８５の各々には、ｎ-導電型の
低濃度領域８８，８９と、ｎ+導電型の高濃度領域８
７，９０とが含まれている。
チャネル型のMOSFETが作り込まれている。ＳＯＩ層８３
には、ｎ型のソース領域８４、ｐ導電型のボディ領域８
６、および、ｎ導電型のドレイン領域８５が備わってい
る。そして、ボディ領域８６は、ソース領域８４とドレ
イン領域８５とに挟まれるように形成されている。ソー
ス・ドレイン領域８４，８５の各々には、ｎ-導電型の
低濃度領域８８，８９と、ｎ+導電型の高濃度領域８
７，９０とが含まれている。
【０００４】ボディ領域８６には、ゲート絶縁膜９７を
挟んで、ゲート電極９３が対向している。また、ゲート
電極９３およびゲート絶縁膜９７の側面には、サイドウ
ォール９４が形成されている。ソース領域８４には、ソ
ース電位Ｖｓを供給するソース電極が接続され、ドレイ
ン領域８５には、ドレイン電位Ｖｄを供給するドレイン
電極が接続されている。
挟んで、ゲート電極９３が対向している。また、ゲート
電極９３およびゲート絶縁膜９７の側面には、サイドウ
ォール９４が形成されている。ソース領域８４には、ソ
ース電位Ｖｓを供給するソース電極が接続され、ドレイ
ン領域８５には、ドレイン電位Ｖｄを供給するドレイン
電極が接続されている。
【０００５】図２７が示すように、ボディ領域８６に
は、ｐｎ接合に沿って、空乏層９２が形成される。しか
しながら、ＳＯＩ層８３が、十分に厚く形成されている
ために、空乏層９２は、ボディ領域８６の全体を占める
には至らず、ボディ領域８６の下層部には、キャリアと
してのホールを含むｐ型半導体領域９１が残されてい
る。
は、ｐｎ接合に沿って、空乏層９２が形成される。しか
しながら、ＳＯＩ層８３が、十分に厚く形成されている
ために、空乏層９２は、ボディ領域８６の全体を占める
には至らず、ボディ領域８６の下層部には、キャリアと
してのホールを含むｐ型半導体領域９１が残されてい
る。
【０００６】すなわち、装置１５１に備わるＳＯＩ型の
MOSFETは、部分空乏化モード（Partially Depleted Mod
e；以下において「PDモード」と略称する）で動作するM
OSFETとして構成されている。PDモードで動作するMOSFE
Tは、空乏層９２が絶縁膜８２に達しないので、その特
性は、バルク(Bulk)型のMOSFETと略同等となる。
MOSFETは、部分空乏化モード（Partially Depleted Mod
e；以下において「PDモード」と略称する）で動作するM
OSFETとして構成されている。PDモードで動作するMOSFE
Tは、空乏層９２が絶縁膜８２に達しないので、その特
性は、バルク(Bulk)型のMOSFETと略同等となる。
【０００７】図２８に、バルク型のMOSFETを備える周知
の半導体装置を例示する。この装置１５２には、半導体
基板８１、絶縁膜８２、および、ＳＯＩ層８３を含む多
層構造の基板は、備わっておらず、代わりに、単一の半
導体基板９５が備わっている。そして、この半導体基板
９５の上層部に、ソース・ドレイン領域８４，８５、お
よび、ボディ領域８６が、選択的に形成されている。
の半導体装置を例示する。この装置１５２には、半導体
基板８１、絶縁膜８２、および、ＳＯＩ層８３を含む多
層構造の基板は、備わっておらず、代わりに、単一の半
導体基板９５が備わっている。そして、この半導体基板
９５の上層部に、ソース・ドレイン領域８４，８５、お
よび、ボディ領域８６が、選択的に形成されている。
【０００８】図２８が示すように、バルク型のMOSFETに
おいては、空乏層９２の下方に、ホールを含んだ広大な
ｐ型半導体領域９６が存在する。バルク型のMOSFETは、
この点で、PDモードで動作するMOSFETと共通しており、
それに由来して、特性の上でも近似している。
おいては、空乏層９２の下方に、ホールを含んだ広大な
ｐ型半導体領域９６が存在する。バルク型のMOSFETは、
この点で、PDモードで動作するMOSFETと共通しており、
それに由来して、特性の上でも近似している。
【０００９】これに対して、図２９に示される、さらに
別の従来装置１５３では、ＳＯＩ層８３が、図２７の装
置１５１よりも、はるかに薄く設定されている。このた
め、装置１５２に備わるMOSFETでは、空乏層９２が絶縁
膜８２へ達する。すなわち、装置１５３に備わるＳＯＩ
型のMOSFETは、完全空乏化モード（Fully Depleted Mod
e；以下において「FDモード」と略称する）で動作するM
OSFETとして構成されている。
別の従来装置１５３では、ＳＯＩ層８３が、図２７の装
置１５１よりも、はるかに薄く設定されている。このた
め、装置１５２に備わるMOSFETでは、空乏層９２が絶縁
膜８２へ達する。すなわち、装置１５３に備わるＳＯＩ
型のMOSFETは、完全空乏化モード（Fully Depleted Mod
e；以下において「FDモード」と略称する）で動作するM
OSFETとして構成されている。
【００１０】FDモードで動作するMOSFET（以下、「FDモ
ードのMOSFET」とも記載する）は、空乏層９２が絶縁膜
８２に達しているので、PDモードで動作するMOSFET（以
下、「PDモードのMOSFET」とも記載する）とは異なり、
理想的なＳファクタが得られるという利点がる。Ｓファ
クタは、「サブスレッショルド係数」とも称され、図３
０のグラフに示されるように、主電流Ｉｄの対数とゲー
ト電位Ｖｇとの間の関係を示す遷移曲線における、立ち
上がり部の傾きＳとして定義される。Ｓファクタが小さ
いほど、遷移曲線の立ち上がりが鋭くなり、望ましいス
イッチング特性が得られる。
ードのMOSFET」とも記載する）は、空乏層９２が絶縁膜
８２に達しているので、PDモードで動作するMOSFET（以
下、「PDモードのMOSFET」とも記載する）とは異なり、
理想的なＳファクタが得られるという利点がる。Ｓファ
クタは、「サブスレッショルド係数」とも称され、図３
０のグラフに示されるように、主電流Ｉｄの対数とゲー
ト電位Ｖｇとの間の関係を示す遷移曲線における、立ち
上がり部の傾きＳとして定義される。Ｓファクタが小さ
いほど、遷移曲線の立ち上がりが鋭くなり、望ましいス
イッチング特性が得られる。
【００１１】
【発明が解決しようとする課題】しかしながら、FDモー
ドのMOSFETは、ＳＯＩ層８３が薄く設定されるために、
ソース・ドレイン領域８４，８５の電気抵抗が高くな
り、その結果、バルク型のMOSFETよりも、実質的な特性
が劣る場合があるという問題点があった。また、主電極
をソース・ドレイン領域８４，８５へ接続するためのコ
ンタクトホールを形成する工程において、ＳＯＩ層８３
が薄いために、コンタクトホールがＳＯＩ層８３を貫通
し、絶縁膜８２へ達し易いという問題点があった。すな
わち、ソース・ドレイン領域８４，８５へ主電極を接続
するのが困難であるという問題点があった。
ドのMOSFETは、ＳＯＩ層８３が薄く設定されるために、
ソース・ドレイン領域８４，８５の電気抵抗が高くな
り、その結果、バルク型のMOSFETよりも、実質的な特性
が劣る場合があるという問題点があった。また、主電極
をソース・ドレイン領域８４，８５へ接続するためのコ
ンタクトホールを形成する工程において、ＳＯＩ層８３
が薄いために、コンタクトホールがＳＯＩ層８３を貫通
し、絶縁膜８２へ達し易いという問題点があった。すな
わち、ソース・ドレイン領域８４，８５へ主電極を接続
するのが困難であるという問題点があった。
【００１２】さらに、ソース・ドレイン領域８４，８５
と主電極との間の接触抵抗を低くするために、ソース・
ドレイン領域８４，８５の表面にシリサイド層を形成し
ようとしても、ＳＯＩ層８３が薄いために、シリサイド
層が絶縁膜８２へ達しやすいという問題点があった。シ
リサイド層が絶縁膜８２へ達すると、当然ながら、シリ
サイド層は、剥がれやすくなる。
と主電極との間の接触抵抗を低くするために、ソース・
ドレイン領域８４，８５の表面にシリサイド層を形成し
ようとしても、ＳＯＩ層８３が薄いために、シリサイド
層が絶縁膜８２へ達しやすいという問題点があった。シ
リサイド層が絶縁膜８２へ達すると、当然ながら、シリ
サイド層は、剥がれやすくなる。
【００１３】これに対して、PDモードのMOSFETでは、Ｓ
ＯＩ層８３が厚く形成されるので、FDモードのMOSFETに
見られた上記した問題点は生じない。しかしながら、PD
モードのMOSFETでは、MOSFETの利点である小さいＳファ
クタは得られない。さらに、PDモードのMOSFETでは、空
乏層９２の直下のｐ型半導体領域９１が、フローティン
グとなっており、そのために、ｐ型半導体領域９１とゲ
ート電極９３の間に静電容量が形成される。その結果、
ゲート閾電圧が変動するという問題点があった。
ＯＩ層８３が厚く形成されるので、FDモードのMOSFETに
見られた上記した問題点は生じない。しかしながら、PD
モードのMOSFETでは、MOSFETの利点である小さいＳファ
クタは得られない。さらに、PDモードのMOSFETでは、空
乏層９２の直下のｐ型半導体領域９１が、フローティン
グとなっており、そのために、ｐ型半導体領域９１とゲ
ート電極９３の間に静電容量が形成される。その結果、
ゲート閾電圧が変動するという問題点があった。
【００１４】また、ｐ型半導体領域９１にはホールが蓄
積されるので、寄生的に発生しているｎｐｎ型のバイポ
ーラトランジスタが、導通し易いという問題点があっ
た。寄生バイポーラトランジスタが導通すると、リーク
電流が増大する。
積されるので、寄生的に発生しているｎｐｎ型のバイポ
ーラトランジスタが、導通し易いという問題点があっ
た。寄生バイポーラトランジスタが導通すると、リーク
電流が増大する。
【００１５】この発明は、従来の装置における上記した
問題点を解消するためになされたもので、従来のPDモー
ドおよびFDモードのMOSFETの双方の利点を両立的に実現
する半導体装置を得ることを目的とする。
問題点を解消するためになされたもので、従来のPDモー
ドおよびFDモードのMOSFETの双方の利点を両立的に実現
する半導体装置を得ることを目的とする。
【００１６】
【課題を解決するための手段】第１の発明の装置は、Ｓ
ＯＩ層を有する半導体チップに回路要素が形成されてい
る半導体装置において、前記回路要素として、MOSFETと
電源部とを備え、前記MOSFETは、前記ＳＯＩ層に選択的
に形成された、ソース領域、ドレイン領域、および、前
記ソース領域と前記ドレイン領域とに挟まれたボディ領
域を備え、前記ＳＯＩ層の厚さは、前記ボディ領域がフ
ローティングの条件下および前記ソース領域と同一の電
位が付与された条件下では完全空乏化しない大きさに、
設定されており、前記電源部は、一定の大きさの電圧を
生成し、前記ソース領域と前記ボディ領域との間に、前
記ボディ領域に発生する空乏層を拡大する向きに、前記
電圧を供給する。
ＯＩ層を有する半導体チップに回路要素が形成されてい
る半導体装置において、前記回路要素として、MOSFETと
電源部とを備え、前記MOSFETは、前記ＳＯＩ層に選択的
に形成された、ソース領域、ドレイン領域、および、前
記ソース領域と前記ドレイン領域とに挟まれたボディ領
域を備え、前記ＳＯＩ層の厚さは、前記ボディ領域がフ
ローティングの条件下および前記ソース領域と同一の電
位が付与された条件下では完全空乏化しない大きさに、
設定されており、前記電源部は、一定の大きさの電圧を
生成し、前記ソース領域と前記ボディ領域との間に、前
記ボディ領域に発生する空乏層を拡大する向きに、前記
電圧を供給する。
【００１７】第２の発明の装置は、ＳＯＩ層を有する半
導体チップに回路要素が形成されている半導体装置にお
いて、前記回路要素として、MOSFETを備え、前記MOSFET
は、前記ＳＯＩ層に選択的に形成された、ソース領域、
ドレイン領域、および、前記ソース領域と前記ドレイン
領域とに挟まれたボディ領域を備え、前記ＳＯＩ層の厚
さは、前記ボディ領域がフローティングの条件下および
前記ソース領域と同一の電位が付与された条件下では完
全空乏化しない大きさに、設定されており、前記半導体
装置は、外部から電圧の供給を受け、当該電圧を前記ソ
ース領域と前記ボディ領域へと中継する端子を、さらに
備えている。
導体チップに回路要素が形成されている半導体装置にお
いて、前記回路要素として、MOSFETを備え、前記MOSFET
は、前記ＳＯＩ層に選択的に形成された、ソース領域、
ドレイン領域、および、前記ソース領域と前記ドレイン
領域とに挟まれたボディ領域を備え、前記ＳＯＩ層の厚
さは、前記ボディ領域がフローティングの条件下および
前記ソース領域と同一の電位が付与された条件下では完
全空乏化しない大きさに、設定されており、前記半導体
装置は、外部から電圧の供給を受け、当該電圧を前記ソ
ース領域と前記ボディ領域へと中継する端子を、さらに
備えている。
【００１８】第３の発明の装置は、第１または第２の発
明の半導体装置において、前記MOSFETのチャネル長Ｌと
チャネル幅Ｗの比率Ｌ／Ｗが、飽和開始比率よりも小さ
く設定されている。
明の半導体装置において、前記MOSFETのチャネル長Ｌと
チャネル幅Ｗの比率Ｌ／Ｗが、飽和開始比率よりも小さ
く設定されている。
【００１９】第４の発明の装置は、第１の発明の半導体
装置において、前記MOSFETのチャネル長Ｌとチャネル幅
Ｗの比率Ｌ／Ｗが、飽和開始比率よりも小さく設定さ
れ、前記電圧が、前記MOSFETのゲート閾電圧が飽和する
高さに設定されている。
装置において、前記MOSFETのチャネル長Ｌとチャネル幅
Ｗの比率Ｌ／Ｗが、飽和開始比率よりも小さく設定さ
れ、前記電圧が、前記MOSFETのゲート閾電圧が飽和する
高さに設定されている。
【００２０】第５の発明の装置は、第３または第４の発
明の半導体装置において、前記MOSFETが、前記ボディ領
域に絶縁層を挟んで対向し、しかも、中間ギャップ材料
で構成されるゲート電極を、さらに備えている。
明の半導体装置において、前記MOSFETが、前記ボディ領
域に絶縁層を挟んで対向し、しかも、中間ギャップ材料
で構成されるゲート電極を、さらに備えている。
【００２１】第６の発明の装置は、第１の発明の半導体
装置において、前記MOSFETのチャネル長Ｌとチャネル幅
Ｗの比率Ｌ／Ｗが、飽和開始比率よりも大きく設定され
ている。
装置において、前記MOSFETのチャネル長Ｌとチャネル幅
Ｗの比率Ｌ／Ｗが、飽和開始比率よりも大きく設定され
ている。
【００２２】第７の発明の装置は、第６の発明の半導体
装置において、前記回路要素として、メモリセル、当該
メモリセルに接続されたビット線、および、前記ビット
線に接続されたセンスアンプを、さらに備え、前記MOSF
ETが、ビット線負荷として、前記ビット線に接続されて
いる。
装置において、前記回路要素として、メモリセル、当該
メモリセルに接続されたビット線、および、前記ビット
線に接続されたセンスアンプを、さらに備え、前記MOSF
ETが、ビット線負荷として、前記ビット線に接続されて
いる。
【００２３】第８の発明の装置は、ＳＯＩ層を有する半
導体チップに回路要素が形成されている半導体装置にお
いて、前記回路要素として、第１および第２のMOSFET、
および、電源配線を備え、前記第１および第２のMOSFET
の各々は、前記ＳＯＩ層に選択的に形成された、ソース
領域、ドレイン領域、および、前記ソース領域と前記ド
レイン領域とに挟まれたボディ領域を備え、前記ＳＯＩ
層の厚さは、前記第１および第２のMOSFETの各々の前記
ボディ領域がフローティングの条件下および前記ソース
領域と同一の電位が付与された条件下では完全空乏化し
ない大きさに、設定されている。しかも、前記第１のMO
SFETに属する前記ソース領域および前記ボディ領域は、
ともに、前記電源配線に接続されており、前記第２のMO
SFETに属する前記ソース領域と前記電源配線との間に
は、前記第１のMOSFETが介在しており、前記第２のMOSF
ETに属する前記ボディ領域は、前記電源配線に接続され
ており、前記第１のMOSFETのチャネル長Ｌとチャネル幅
Ｗの比率Ｌ／Ｗが、飽和開始比率よりも大きく設定され
ており、前記第２のMOSFETのチャネル長Ｌとチャネル幅
Ｗの比率Ｌ／Ｗが、飽和開始比率よりも小さく設定され
ている。
導体チップに回路要素が形成されている半導体装置にお
いて、前記回路要素として、第１および第２のMOSFET、
および、電源配線を備え、前記第１および第２のMOSFET
の各々は、前記ＳＯＩ層に選択的に形成された、ソース
領域、ドレイン領域、および、前記ソース領域と前記ド
レイン領域とに挟まれたボディ領域を備え、前記ＳＯＩ
層の厚さは、前記第１および第２のMOSFETの各々の前記
ボディ領域がフローティングの条件下および前記ソース
領域と同一の電位が付与された条件下では完全空乏化し
ない大きさに、設定されている。しかも、前記第１のMO
SFETに属する前記ソース領域および前記ボディ領域は、
ともに、前記電源配線に接続されており、前記第２のMO
SFETに属する前記ソース領域と前記電源配線との間に
は、前記第１のMOSFETが介在しており、前記第２のMOSF
ETに属する前記ボディ領域は、前記電源配線に接続され
ており、前記第１のMOSFETのチャネル長Ｌとチャネル幅
Ｗの比率Ｌ／Ｗが、飽和開始比率よりも大きく設定され
ており、前記第２のMOSFETのチャネル長Ｌとチャネル幅
Ｗの比率Ｌ／Ｗが、飽和開始比率よりも小さく設定され
ている。
【００２４】第９の発明の装置は、第８の発明の半導体
装置において、前記第１および第２のMOSFETの間で、前
記チャネル長と前記チャネル幅のいずれか一方の大きさ
が、同一に設定されている。
装置において、前記第１および第２のMOSFETの間で、前
記チャネル長と前記チャネル幅のいずれか一方の大きさ
が、同一に設定されている。
【００２５】第１０の発明の装置は、第１ないし第９の
いずれかの発明の半導体装置において、前記ソース領域
および前記ドレイン領域の表面に半導体金属化合物層が
形成されている。
いずれかの発明の半導体装置において、前記ソース領域
および前記ドレイン領域の表面に半導体金属化合物層が
形成されている。
【００２６】
【発明の実施の形態】＜1.実施の形態１＞はじめに、実
施の形態１の半導体装置について説明する。
施の形態１の半導体装置について説明する。
【００２７】＜1-1.装置の特徴的な構成と動作＞図１
は、実施の形態１の半導体装置の正面断面図である。こ
の装置３０では、半導体基板１の上に絶縁層２が形成さ
れ、さらに絶縁膜２の上にＳＯＩ層３が形成されてい
る。すなわち、この装置３０は、ＳＯＩ型の半導体装置
として構成されている。半導体基板１は、例えば、シリ
コン基板である。また、絶縁膜２は、通常において、
「埋め込み酸化膜」とも称され、例えば、シリコン酸化
物の膜として構成される。さらに、ＳＯＩ層３は、例え
ば、シリコン層として構成される。
は、実施の形態１の半導体装置の正面断面図である。こ
の装置３０では、半導体基板１の上に絶縁層２が形成さ
れ、さらに絶縁膜２の上にＳＯＩ層３が形成されてい
る。すなわち、この装置３０は、ＳＯＩ型の半導体装置
として構成されている。半導体基板１は、例えば、シリ
コン基板である。また、絶縁膜２は、通常において、
「埋め込み酸化膜」とも称され、例えば、シリコン酸化
物の膜として構成される。さらに、ＳＯＩ層３は、例え
ば、シリコン層として構成される。
【００２８】この装置３０には、ｎチャネル型のMOSFET
３２が作り込まれている。すなわち、上主面と下主面と
を規定するＳＯＩ層３には、これらの主面に沿って、ｎ
型のソース領域４、ｐ導電型のボディ領域５、および、
ｎ導電型のドレイン領域６が形成されている。ボディ領
域５は、ソース領域４とドレイン領域６とに挟まれてい
る。言い換えると、ボディ領域５は、ソース領域４とド
レイン領域６とを、互いに分離するように形成されてい
る。
３２が作り込まれている。すなわち、上主面と下主面と
を規定するＳＯＩ層３には、これらの主面に沿って、ｎ
型のソース領域４、ｐ導電型のボディ領域５、および、
ｎ導電型のドレイン領域６が形成されている。ボディ領
域５は、ソース領域４とドレイン領域６とに挟まれてい
る。言い換えると、ボディ領域５は、ソース領域４とド
レイン領域６とを、互いに分離するように形成されてい
る。
【００２９】ＳＯＩ層３の上主面の中でボディ領域５が
露出する部分、すなわち、ボディ領域５の露出面の上に
は、ゲート絶縁膜１９が形成されており、このゲート絶
縁膜１９の上にゲート電極１３が形成されている。すな
わち、ゲート電極１３は、ゲート絶縁膜１９を挟んで、
ボディ領域５の露出面に対向している。
露出する部分、すなわち、ボディ領域５の露出面の上に
は、ゲート絶縁膜１９が形成されており、このゲート絶
縁膜１９の上にゲート電極１３が形成されている。すな
わち、ゲート電極１３は、ゲート絶縁膜１９を挟んで、
ボディ領域５の露出面に対向している。
【００３０】ゲート電極１３およびゲート絶縁膜１９の
側面には、絶縁体で構成されるサイドウォール１４が形
成されている。ＳＯＩ層３がシリコン層として構成され
るときには、ゲート絶縁膜１９は、好ましくは、シリコ
ン酸化物で構成される。また、ゲート電極１３は、不純
物がドープされた多結晶半導体層２０を備えている。こ
の多結晶半導体層２０は、好ましくは、不純物がドープ
されたポリシリコン層である。さらに、サイドウォール
１４は、好ましくは、シリコン酸化物で構成される。
側面には、絶縁体で構成されるサイドウォール１４が形
成されている。ＳＯＩ層３がシリコン層として構成され
るときには、ゲート絶縁膜１９は、好ましくは、シリコ
ン酸化物で構成される。また、ゲート電極１３は、不純
物がドープされた多結晶半導体層２０を備えている。こ
の多結晶半導体層２０は、好ましくは、不純物がドープ
されたポリシリコン層である。さらに、サイドウォール
１４は、好ましくは、シリコン酸化物で構成される。
【００３１】ソース・ドレイン領域４，６（本明細書で
は、ソース領域４およびドレイン領域６の双方を、「ソ
ース・ドレイン領域」と総称する）は、例えば、次のよ
うにして形成される。まず、ＳＯＩ層３がｐ導電型のシ
リコン基板として絶縁膜２の上に形成され、その後、ゲ
ート絶縁膜１９およびゲート電極１３が、ＳＯＩ層３の
上主面の所定の部位の上に形成される。
は、ソース領域４およびドレイン領域６の双方を、「ソ
ース・ドレイン領域」と総称する）は、例えば、次のよ
うにして形成される。まず、ＳＯＩ層３がｐ導電型のシ
リコン基板として絶縁膜２の上に形成され、その後、ゲ
ート絶縁膜１９およびゲート電極１３が、ＳＯＩ層３の
上主面の所定の部位の上に形成される。
【００３２】つづいて、ゲート電極１３を遮蔽体として
用いることによって、リンなどのｎ型不純物が、ＳＯＩ
層３の上主面に選択的に、低濃度で注入され、さらに拡
散される。その結果、ｎ-導電型の低濃度領域８，９が
形成される。このとき、低濃度領域８，９は、ゲート電
極１３の直下にｐ導電型の半導体領域を残すように、Ｓ
ＯＩ層３の上主面に選択的に露出する。低濃度領域８，
９は、図１が示すように、ＳＯＩ層３の下主面に達しな
いように、浅く形成されてよい。
用いることによって、リンなどのｎ型不純物が、ＳＯＩ
層３の上主面に選択的に、低濃度で注入され、さらに拡
散される。その結果、ｎ-導電型の低濃度領域８，９が
形成される。このとき、低濃度領域８，９は、ゲート電
極１３の直下にｐ導電型の半導体領域を残すように、Ｓ
ＯＩ層３の上主面に選択的に露出する。低濃度領域８，
９は、図１が示すように、ＳＯＩ層３の下主面に達しな
いように、浅く形成されてよい。
【００３３】つぎに、ゲート電極１３およびゲート絶縁
膜１９の側面に、サイドウォール１４が形成される。そ
の後、ゲート電極１３およびサイドウォール１４を遮蔽
体として用いることによって、リンなどのｎ型不純物
が、ＳＯＩ層３の上主面に選択的に、高濃度で注入さ
れ、さらに拡散される。その結果、ｎ+導電型の高濃度
領域７，１０が形成される。高濃度領域７，１０は、Ｓ
ＯＩ層３の上主面に選択的に露出するとともに、ＳＯＩ
層３の下主面へ達するように、深く形成される。
膜１９の側面に、サイドウォール１４が形成される。そ
の後、ゲート電極１３およびサイドウォール１４を遮蔽
体として用いることによって、リンなどのｎ型不純物
が、ＳＯＩ層３の上主面に選択的に、高濃度で注入さ
れ、さらに拡散される。その結果、ｎ+導電型の高濃度
領域７，１０が形成される。高濃度領域７，１０は、Ｓ
ＯＩ層３の上主面に選択的に露出するとともに、ＳＯＩ
層３の下主面へ達するように、深く形成される。
【００３４】その結果、ゲート電極１３の下方には、ｐ
型の半導体領域が、ボディ領域５として残されることと
なる。また、高濃度領域７，１０は、ＳＯＩ層３の上主
面の中での高濃度領域７，１０の端縁が、低濃度領域
８，９の端縁よりも、後退した位置を占めるように形成
される。すなわち、ボディ領域５とソース・ドレイン領
域４，６との間のｐｎ接合は、少なくとも、ＳＯＩ層３
の上層部では、ボディ領域５と低濃度領域８，９との間
のｐｎ接合として形成される。
型の半導体領域が、ボディ領域５として残されることと
なる。また、高濃度領域７，１０は、ＳＯＩ層３の上主
面の中での高濃度領域７，１０の端縁が、低濃度領域
８，９の端縁よりも、後退した位置を占めるように形成
される。すなわち、ボディ領域５とソース・ドレイン領
域４，６との間のｐｎ接合は、少なくとも、ＳＯＩ層３
の上層部では、ボディ領域５と低濃度領域８，９との間
のｐｎ接合として形成される。
【００３５】ソース・ドレイン領域４，６の本来の機能
を実現するためだけであれば、高濃度領域７，１０のみ
が形成されれば足りる。しかしながら、ｐｎ接合に沿っ
て形成される空乏層に印加される電界は、ｐ層およびｎ
層の各々における不純物濃度が高いほど強い。電界が強
いと、装置の耐圧などに好ましくない影響を及ぼすこと
となる。これに対して、低濃度領域８，９が形成される
と、空乏層の電界が弱められることとなる。ボディ領域
５の中では、その上層部以外には、電流は流れないの
で、上層部のみが、低濃度領域８，９と、接合を形成し
ておれば十分である。
を実現するためだけであれば、高濃度領域７，１０のみ
が形成されれば足りる。しかしながら、ｐｎ接合に沿っ
て形成される空乏層に印加される電界は、ｐ層およびｎ
層の各々における不純物濃度が高いほど強い。電界が強
いと、装置の耐圧などに好ましくない影響を及ぼすこと
となる。これに対して、低濃度領域８，９が形成される
と、空乏層の電界が弱められることとなる。ボディ領域
５の中では、その上層部以外には、電流は流れないの
で、上層部のみが、低濃度領域８，９と、接合を形成し
ておれば十分である。
【００３６】以上の工程を通じて、ソース・ドレイン領
域４，６およびボディ領域５が形成される。ＳＯＩ層３
の上主面の中で、ゲート絶縁膜１９にもサイドウォール
１４にも覆われない高濃度領域７，１０の露出面（表
面）には、シリサイド層（一般には、半導体金属化合物
層）２１，２２が形成されている。同様に、多結晶半導
体層２０の上面にも、シリサイド層（一般には、半導体
金属化合物層）２３が形成されている。これらの、シリ
サイド層２１，２２，２３は、高濃度領域７，１０の露
出面、および、多結晶半導体層２０の上面に、従来周知
のシリサイド化処理を施すことによって、形成される。
域４，６およびボディ領域５が形成される。ＳＯＩ層３
の上主面の中で、ゲート絶縁膜１９にもサイドウォール
１４にも覆われない高濃度領域７，１０の露出面（表
面）には、シリサイド層（一般には、半導体金属化合物
層）２１，２２が形成されている。同様に、多結晶半導
体層２０の上面にも、シリサイド層（一般には、半導体
金属化合物層）２３が形成されている。これらの、シリ
サイド層２１，２２，２３は、高濃度領域７，１０の露
出面、および、多結晶半導体層２０の上面に、従来周知
のシリサイド化処理を施すことによって、形成される。
【００３７】シリサイド層２１，２２、ゲート電極（多
結晶半導体層２０とシリサイド層２３を含む）１３、お
よび、サイドウォール１４の表面は、絶縁層１７によっ
て覆われている。そして、絶縁層１７に形成されたコン
タクトホールを通じて、ソース電極（主電極）１５およ
びドレイン電極（主電極）１７が、シリサイド層２１お
よび２２に、それぞれ、接続されている。すなわち、ソ
ース・ドレイン領域４，６は、抵抗の低いシリサイド層
２１，２２を通じて、主電極１５，１６へと、それぞれ
接続されている。これによって、ソース・ドレイン領域
４，６と主電極１５，１６との間の接触抵抗が、低く抑
えられている。
結晶半導体層２０とシリサイド層２３を含む）１３、お
よび、サイドウォール１４の表面は、絶縁層１７によっ
て覆われている。そして、絶縁層１７に形成されたコン
タクトホールを通じて、ソース電極（主電極）１５およ
びドレイン電極（主電極）１７が、シリサイド層２１お
よび２２に、それぞれ、接続されている。すなわち、ソ
ース・ドレイン領域４，６は、抵抗の低いシリサイド層
２１，２２を通じて、主電極１５，１６へと、それぞれ
接続されている。これによって、ソース・ドレイン領域
４，６と主電極１５，１６との間の接触抵抗が、低く抑
えられている。
【００３８】図１に示すように、ボディ領域５には、ｐ
ｎ接合に沿って、空乏層１２が形成される。空乏層１２
は、低濃度領域９に隣接する領域では厚く、高濃度領域
１０に隣接する領域では薄くなる。ボディ領域５がフロ
ーティングの条件下にあるときも、ソース領域４と同一
の電位を付与された条件下にあるときも、空乏層１２
は、ボディ領域５の全体を占めるには至らず、ボディ領
域５の下方、すなわち、ＳＯＩ層３の下主面に近い領域
には、空乏層が形成されないｐ型半導体領域１１が残っ
ている。
ｎ接合に沿って、空乏層１２が形成される。空乏層１２
は、低濃度領域９に隣接する領域では厚く、高濃度領域
１０に隣接する領域では薄くなる。ボディ領域５がフロ
ーティングの条件下にあるときも、ソース領域４と同一
の電位を付与された条件下にあるときも、空乏層１２
は、ボディ領域５の全体を占めるには至らず、ボディ領
域５の下方、すなわち、ＳＯＩ層３の下主面に近い領域
には、空乏層が形成されないｐ型半導体領域１１が残っ
ている。
【００３９】すなわち、装置３０では、ＳＯＩ層３の厚
さは、PDモードで動作する従来装置１５１のＳＯＩ層８
３の厚さと、同等の大きさに設定されている。しかしな
がら、この装置３０に形成されているMOSFET３２では、
ソース電極１５に印加される電位であるソース電位Ｖ
ｓ、および、ドレイン電極１６に印加される電位である
ドレイン電位Ｖｄのいずれとも異なる電位が、ボディ電
位Ｖｂとして、ボディ領域５へ供給可能となっている。
この点において、装置３０は、従来装置１５１とは、特
徴的に異なっている。
さは、PDモードで動作する従来装置１５１のＳＯＩ層８
３の厚さと、同等の大きさに設定されている。しかしな
がら、この装置３０に形成されているMOSFET３２では、
ソース電極１５に印加される電位であるソース電位Ｖ
ｓ、および、ドレイン電極１６に印加される電位である
ドレイン電位Ｖｄのいずれとも異なる電位が、ボディ電
位Ｖｂとして、ボディ領域５へ供給可能となっている。
この点において、装置３０は、従来装置１５１とは、特
徴的に異なっている。
【００４０】図２は、MOSFET３２の各電極に印加される
電位の間の関係の一例を示している。図２に示されるよ
うに、例えば、ソース電位Ｖｓとして、接地電位（ゼロ
電位）GNDが供給される。そして、ドレイン電極１６
は、例えば、負荷Ｒを通じて電源電位Ｖｃｃへと接続さ
れ、それによって、ドレイン電位Ｖｄとして、主電流
（ドレイン電流）Ｉｄに依存した電位が印加される。そ
して、ゲート電極１３には、ゲート電位Ｖｇとして、制
御信号が印加される。負荷Ｒは、例えば、他のMOSFETで
ある。
電位の間の関係の一例を示している。図２に示されるよ
うに、例えば、ソース電位Ｖｓとして、接地電位（ゼロ
電位）GNDが供給される。そして、ドレイン電極１６
は、例えば、負荷Ｒを通じて電源電位Ｖｃｃへと接続さ
れ、それによって、ドレイン電位Ｖｄとして、主電流
（ドレイン電流）Ｉｄに依存した電位が印加される。そ
して、ゲート電極１３には、ゲート電位Ｖｇとして、制
御信号が印加される。負荷Ｒは、例えば、他のMOSFETで
ある。
【００４１】ゲート電位Ｖｇが、MOSFET３２に固有の正
のゲート閾電圧Ｖｔｈを超えて高いときには、ボディ領
域５の上層部に反転層（「チャネル」とも称される）が
形成され、主電流Ｉｄが流れる。すなわち、MOSFET３２
が導通状態となる。ゲート電位Ｖｇが、ゲート閾電圧Ｖ
ｔｈよりも低いときには、ボディ領域５には反転層は形
成されず、主電流Ｉｄは、実質的に流れない。すなわ
ち、MOSFET３２が遮断状態となる。このように、MOSFET
３２では、ゲート電位Ｖｇの大きさに応じて、主電流Ｉ
ｄの大きさが制御される。
のゲート閾電圧Ｖｔｈを超えて高いときには、ボディ領
域５の上層部に反転層（「チャネル」とも称される）が
形成され、主電流Ｉｄが流れる。すなわち、MOSFET３２
が導通状態となる。ゲート電位Ｖｇが、ゲート閾電圧Ｖ
ｔｈよりも低いときには、ボディ領域５には反転層は形
成されず、主電流Ｉｄは、実質的に流れない。すなわ
ち、MOSFET３２が遮断状態となる。このように、MOSFET
３２では、ゲート電位Ｖｇの大きさに応じて、主電流Ｉ
ｄの大きさが制御される。
【００４２】MOSFET３２では、さらに、ボディ電位Ｖｂ
として、ソース電位Ｖｓよりも十分に低い、負の電位が
供給される。すなわち、十分に高い基板バイアスが印加
される。その結果、ボディ領域５では、空乏層１２が拡
大して、ＳＯＩ層３の下主面にまで達する結果、ボディ
領域５が完全空乏化される。すなわち、MOSFET３２は、
動作時においては、FDモードのMOSFETと同等となる。言
い換えると、MOSFET３２は、PDモードのMOSFETと同等に
形成され、FDモードとして使用される。
として、ソース電位Ｖｓよりも十分に低い、負の電位が
供給される。すなわち、十分に高い基板バイアスが印加
される。その結果、ボディ領域５では、空乏層１２が拡
大して、ＳＯＩ層３の下主面にまで達する結果、ボディ
領域５が完全空乏化される。すなわち、MOSFET３２は、
動作時においては、FDモードのMOSFETと同等となる。言
い換えると、MOSFET３２は、PDモードのMOSFETと同等に
形成され、FDモードとして使用される。
【００４３】このように、MOSFET３２は、FDモードとし
て動作するので、従来装置１５３と同様に、理想的なＳ
ファクタが得られる。すなわち、望ましいスイッチング
特性が得られる。また、ｐ型半導体領域１１を通じてリ
ーク電流が流れるという問題も、ゲート閾電圧Ｖｔｈが
変動し易いという問題も、生起しない。
て動作するので、従来装置１５３と同様に、理想的なＳ
ファクタが得られる。すなわち、望ましいスイッチング
特性が得られる。また、ｐ型半導体領域１１を通じてリ
ーク電流が流れるという問題も、ゲート閾電圧Ｖｔｈが
変動し易いという問題も、生起しない。
【００４４】さらに、MOSFET３２は、PDモードのMOSFET
と同様に、ＳＯＩ層３が厚く形成されるので、ソース・
ドレイン領域４，６の抵抗が低く、このため、ソース・
ドレイン領域４，６の抵抗に由来する特性の劣化の問題
を生起しない。また、主電極１５，１６を埋め込むため
のコンタクトホールが、ＳＯＩ層３を貫通するという問
題も解消され、主電極１５，１６とソース・ドレイン領
域４，６との良好な接触が実現する。
と同様に、ＳＯＩ層３が厚く形成されるので、ソース・
ドレイン領域４，６の抵抗が低く、このため、ソース・
ドレイン領域４，６の抵抗に由来する特性の劣化の問題
を生起しない。また、主電極１５，１６を埋め込むため
のコンタクトホールが、ＳＯＩ層３を貫通するという問
題も解消され、主電極１５，１６とソース・ドレイン領
域４，６との良好な接触が実現する。
【００４５】さらに、ＳＯＩ層３が厚く形成されるの
で、シリサイド層２１，２２が、ＳＯＩ層３の下主面に
まで達することなく、図１および図２に示すように、ソ
ース・ドレイン領域４，６の露出面に、容易に形成され
得る。すなわち、シリサイド層２１，２２を、剥がれ難
い安定した形態で形成することが、容易である。このよ
うに、装置３０は、従来装置１５１および１５３の双方
の問題点を解消し、双方の利点を両立的に実現する。
で、シリサイド層２１，２２が、ＳＯＩ層３の下主面に
まで達することなく、図１および図２に示すように、ソ
ース・ドレイン領域４，６の露出面に、容易に形成され
得る。すなわち、シリサイド層２１，２２を、剥がれ難
い安定した形態で形成することが、容易である。このよ
うに、装置３０は、従来装置１５１および１５３の双方
の問題点を解消し、双方の利点を両立的に実現する。
【００４６】図３は、装置３０の全体構成を示す概略図
である。装置３０には、半導体基板１、絶縁膜２、およ
び、ＳＯＩ層３を有する（すなわち、ＳＯＩ型の）単一
の半導体チップ３１が備わっている。そして、この半導
体チップ３１の中に、上記したMOSFET３２が作り込まれ
ている。MOSFET３２は、単数であっても複数であっても
良い。また、通常においては、MOSFET３２以外に、図示
しない他のMOSFETが、同一の半導体チップ３１の中に作
り込まれている。
である。装置３０には、半導体基板１、絶縁膜２、およ
び、ＳＯＩ層３を有する（すなわち、ＳＯＩ型の）単一
の半導体チップ３１が備わっている。そして、この半導
体チップ３１の中に、上記したMOSFET３２が作り込まれ
ている。MOSFET３２は、単数であっても複数であっても
良い。また、通常においては、MOSFET３２以外に、図示
しない他のMOSFETが、同一の半導体チップ３１の中に作
り込まれている。
【００４７】この装置３０には、半導体チップ３１に作
り込まれる各種の素子に、外部から、接地電位GNDを供
給するための接地電位端子３３、および、正の電源電位
Ｖｃｃを供給するための電源電位端子３５の他に、ボデ
ィ電位Ｖｂを供給するためのボディ電位端子３４が備わ
っている。装置３０を使用する際には、接地電位端子３
３に接地電位GNDが供給され、電源電位端子３５には正
の電源電位Ｖｃｃが供給される。また、ボディ電位端子
３４には、MOSFET３２を完全空乏化するのに十分な負の
ボディ電位Ｖｂが供給される。これらの端子へ供給され
た、接地電位GND、ボディ電位Ｖｂ、および、電源電位
Ｖｃｃは、それぞれ、配線３６，３７，３８を通じて、
半導体チップ３１に作り込まれた各種の素子へと伝達さ
れる。
り込まれる各種の素子に、外部から、接地電位GNDを供
給するための接地電位端子３３、および、正の電源電位
Ｖｃｃを供給するための電源電位端子３５の他に、ボデ
ィ電位Ｖｂを供給するためのボディ電位端子３４が備わ
っている。装置３０を使用する際には、接地電位端子３
３に接地電位GNDが供給され、電源電位端子３５には正
の電源電位Ｖｃｃが供給される。また、ボディ電位端子
３４には、MOSFET３２を完全空乏化するのに十分な負の
ボディ電位Ｖｂが供給される。これらの端子へ供給され
た、接地電位GND、ボディ電位Ｖｂ、および、電源電位
Ｖｃｃは、それぞれ、配線３６，３７，３８を通じて、
半導体チップ３１に作り込まれた各種の素子へと伝達さ
れる。
【００４８】＜1-2.電源が備わった形態＞装置３０で
は、ボディ電位Ｖｂを、外部から供給できるように構成
されていた。これに対して、MOSFET３２を完全空乏化す
るのに十分な大きさの（ソース電位Ｖｓを基準として負
の）ボディ電位Ｖｂを、MOSFET３２へと供給する電源部
を、半導体チップの中に作り込んでおくことによって、
ボディ電位端子３４を除去することが可能となる。図４
には、そのように構成された装置の全体構成を示す概略
図である。
は、ボディ電位Ｖｂを、外部から供給できるように構成
されていた。これに対して、MOSFET３２を完全空乏化す
るのに十分な大きさの（ソース電位Ｖｓを基準として負
の）ボディ電位Ｖｂを、MOSFET３２へと供給する電源部
を、半導体チップの中に作り込んでおくことによって、
ボディ電位端子３４を除去することが可能となる。図４
には、そのように構成された装置の全体構成を示す概略
図である。
【００４９】図４に示される半導体装置４０では、ＳＯ
Ｉ型の半導体チップ４１に、MOSFET３２とともに、電源
部４２が備わっている。電源部４２は、MOSFET３２を完
全空乏化するのに十分な程度に、ソース電位Ｖｓよりも
低いボディ電位Ｖｂを、MOSFET３２へと供給する。電源
部４２は、接地電位GNDと電源電位Ｖｃｃの供給を受
け、これらの電位の差にもとづいて、接地電位GNDより
も低い負のボディ電位Ｖｂを生成する。生成されたボデ
ィ電位Ｖｂは、配線４３を通じて、電源部４２からMOSF
ET３２へと伝達される。
Ｉ型の半導体チップ４１に、MOSFET３２とともに、電源
部４２が備わっている。電源部４２は、MOSFET３２を完
全空乏化するのに十分な程度に、ソース電位Ｖｓよりも
低いボディ電位Ｖｂを、MOSFET３２へと供給する。電源
部４２は、接地電位GNDと電源電位Ｖｃｃの供給を受
け、これらの電位の差にもとづいて、接地電位GNDより
も低い負のボディ電位Ｖｂを生成する。生成されたボデ
ィ電位Ｖｂは、配線４３を通じて、電源部４２からMOSF
ET３２へと伝達される。
【００５０】このように、装置４０では、ボディ電位Ｖ
ｂを供給する電源部４２が、装置４０の中に備わるの
で、外部からボディ電位Ｖｂを供給する必要がない。こ
のため、ボディ電位端子３４（図３）を除去することが
でき、また、配線３７（図３）も、配線４３へ置き換え
られることによって短縮化される。DRAMにおいては、内
部に電源部を備える形態が通例であることから分かるよ
うに、装置４０の内部に電源部４２を備える上で、技術
的困難性はない。
ｂを供給する電源部４２が、装置４０の中に備わるの
で、外部からボディ電位Ｖｂを供給する必要がない。こ
のため、ボディ電位端子３４（図３）を除去することが
でき、また、配線３７（図３）も、配線４３へ置き換え
られることによって短縮化される。DRAMにおいては、内
部に電源部を備える形態が通例であることから分かるよ
うに、装置４０の内部に電源部４２を備える上で、技術
的困難性はない。
【００５１】＜1-3.ボディ領域の形状＞図５〜図８は、
ボディ領域の形状に関する各種の例を示している。図５
に示す半導体装置に含まれるMOSFET５０では、ボディ領
域５とボディ領域５４とが、一体となって、「Ｈ」字状
の平面形状を有するように形成されている。そして、ゲ
ート電極１３は、ゲート絶縁膜１９を挟んで、ボディ領
域５とボディ領域５４の双方に対向するように形成され
ている。
ボディ領域の形状に関する各種の例を示している。図５
に示す半導体装置に含まれるMOSFET５０では、ボディ領
域５とボディ領域５４とが、一体となって、「Ｈ」字状
の平面形状を有するように形成されている。そして、ゲ
ート電極１３は、ゲート絶縁膜１９を挟んで、ボディ領
域５とボディ領域５４の双方に対向するように形成され
ている。
【００５２】ボディ領域５４は、ＳＯＩ層３にソース・
ドレイン領域４，６が選択的に形成されるときに、ボデ
ィ領域５と同時に形成される。「Ｈ」字状の平面形状を
有する単一のボディ領域の中で、一方のボディ領域５
は、ソース領域４とドレイン領域６とに挟まれ、その上
層部に反転層が形成される領域に相当する。他方のボデ
ィ領域５４は、ソース領域４とドレイン領域６とに挟ま
れない領域に相当する。したがって、ボディ領域５４に
は、反転層は形成されない。
ドレイン領域４，６が選択的に形成されるときに、ボデ
ィ領域５と同時に形成される。「Ｈ」字状の平面形状を
有する単一のボディ領域の中で、一方のボディ領域５
は、ソース領域４とドレイン領域６とに挟まれ、その上
層部に反転層が形成される領域に相当する。他方のボデ
ィ領域５４は、ソース領域４とドレイン領域６とに挟ま
れない領域に相当する。したがって、ボディ領域５４に
は、反転層は形成されない。
【００５３】ボディ領域５４に隣接するように、ｐ+導
電型のボディコンタクト領域４５が形成されている。こ
のボディコンタクト領域４５には、図示を略する絶縁層
１７に形成されたコンタクトホールを通じて、ボディ電
極４６が接続されている。ボディ電位Ｖｂは、ボディ電
極４６、ボディコンタクト領域４５、および、ボディ領
域５４を通じて、ボディ領域５へと伝えられる。
電型のボディコンタクト領域４５が形成されている。こ
のボディコンタクト領域４５には、図示を略する絶縁層
１７に形成されたコンタクトホールを通じて、ボディ電
極４６が接続されている。ボディ電位Ｖｂは、ボディ電
極４６、ボディコンタクト領域４５、および、ボディ領
域５４を通じて、ボディ領域５へと伝えられる。
【００５４】MOSFET５０の周囲には、分離絶縁層４７が
形成されている。この分離絶縁層４７によって、MOSFET
５０とその外部に形成される別の素子とが、互いに、電
気的に分離されている。分離絶縁層４７は、例えば、シ
リコン酸化物で構成される。なお、図５において、符号
「Ｌ」は、ボディ領域５の長さ、すなわち、チャネル長
を示しており、符号「Ｗ」は、ボディ領域５の幅、すな
わち、チャネル幅を示している。チャネル長Ｌ、およ
び、チャネル幅Ｗの最適範囲については、後述する。
形成されている。この分離絶縁層４７によって、MOSFET
５０とその外部に形成される別の素子とが、互いに、電
気的に分離されている。分離絶縁層４７は、例えば、シ
リコン酸化物で構成される。なお、図５において、符号
「Ｌ」は、ボディ領域５の長さ、すなわち、チャネル長
を示しており、符号「Ｗ」は、ボディ領域５の幅、すな
わち、チャネル幅を示している。チャネル長Ｌ、およ
び、チャネル幅Ｗの最適範囲については、後述する。
【００５５】図６に示す半導体装置に含まれるMOSFET５
１では、ボディ領域５とボディ領域５４とが、一体とな
って、「Ｔ」字状の平面形状を有するように形成されて
いる。MOSFET５１においても、ゲート電極１３は、ゲー
ト絶縁膜１９を挟んで、ボディ領域５とボディ領域５４
の双方に対向するように形成されている。また、ボディ
領域５４には、ボディ電極４６を接続するためのボディ
コンタクト領域４５が、隣接して形成されている。さら
に、MOSFET５１の周囲には、分離絶縁層４７が形成され
ている。
１では、ボディ領域５とボディ領域５４とが、一体とな
って、「Ｔ」字状の平面形状を有するように形成されて
いる。MOSFET５１においても、ゲート電極１３は、ゲー
ト絶縁膜１９を挟んで、ボディ領域５とボディ領域５４
の双方に対向するように形成されている。また、ボディ
領域５４には、ボディ電極４６を接続するためのボディ
コンタクト領域４５が、隣接して形成されている。さら
に、MOSFET５１の周囲には、分離絶縁層４７が形成され
ている。
【００５６】図７および図８に示す半導体装置では、二
つのMOSFET５２，５３が互いに隣接して形成されてい
る。図７は平面断面図であり、図８は、図７のＸ−Ｘ切
断線に沿った断面図である。MOSFET５２，５３の各々に
おいて、ボディ領域５４は、ボディ領域５のチャネル幅
Ｗの方向の両端に一体的に連結するとともに、ソース・
ドレイン領域４，６を包囲するように環状に形成されて
いる。そして、隣接するMOSFET５２，５３の間で、環状
のボディ領域５４が、互いに一体的に連結するように隣
接している。
つのMOSFET５２，５３が互いに隣接して形成されてい
る。図７は平面断面図であり、図８は、図７のＸ−Ｘ切
断線に沿った断面図である。MOSFET５２，５３の各々に
おいて、ボディ領域５４は、ボディ領域５のチャネル幅
Ｗの方向の両端に一体的に連結するとともに、ソース・
ドレイン領域４，６を包囲するように環状に形成されて
いる。そして、隣接するMOSFET５２，５３の間で、環状
のボディ領域５４が、互いに一体的に連結するように隣
接している。
【００５７】ボディコンタクト領域４５は、MOSFET５
２，５３のそれぞれに属するボディ領域５４の双方を包
囲するように、環状に形成されている。したがって、ボ
ディコンタクト領域４５へ供給されるボディ電位Ｖｂ
は、MOSFET５２，５３の双方のボディ領域５４およびボ
ディ領域５へと、共通に伝達される。すなわち、この装
置では、MOSFET５２，５３の間で、ボディ電位Ｖｂは共
通となっている。
２，５３のそれぞれに属するボディ領域５４の双方を包
囲するように、環状に形成されている。したがって、ボ
ディコンタクト領域４５へ供給されるボディ電位Ｖｂ
は、MOSFET５２，５３の双方のボディ領域５４およびボ
ディ領域５へと、共通に伝達される。すなわち、この装
置では、MOSFET５２，５３の間で、ボディ電位Ｖｂは共
通となっている。
【００５８】この装置では、ゲート電極１３は、ボディ
領域５の露出面の全体と、ボディ領域５４の露出面の一
部とを覆うように形成され、ゲート電極１３とは独立に
設けられたフィールド電極５５が、ボディ領域５４の露
出面の全体を覆うように形成されている。フィールド電
極５５は、図示を略する絶縁膜を挟んで、ボディ領域５
４の露出面に対向している。
領域５の露出面の全体と、ボディ領域５４の露出面の一
部とを覆うように形成され、ゲート電極１３とは独立に
設けられたフィールド電極５５が、ボディ領域５４の露
出面の全体を覆うように形成されている。フィールド電
極５５は、図示を略する絶縁膜を挟んで、ボディ領域５
４の露出面に対向している。
【００５９】図８に示されるように、フィールド電極５
５には、接地電位GNDが供給される。それによって、MOS
FET５２，５３と、それらの周囲に形成される図示しな
い他の素子とが、互いに電気的に分離される。すなわ
ち、図７および図８に示される装置では、分離絶縁層４
７（図５、図６）に代えて、フィールド電極５５によっ
て素子分離が達成される。図７および図８に示す装置で
は、フィールドシールド分離が採用されるので、絶縁層
分離が採用される図５および図６の装置に比べて、素子
の集積度を高めることができる。
５には、接地電位GNDが供給される。それによって、MOS
FET５２，５３と、それらの周囲に形成される図示しな
い他の素子とが、互いに電気的に分離される。すなわ
ち、図７および図８に示される装置では、分離絶縁層４
７（図５、図６）に代えて、フィールド電極５５によっ
て素子分離が達成される。図７および図８に示す装置で
は、フィールドシールド分離が採用されるので、絶縁層
分離が採用される図５および図６の装置に比べて、素子
の集積度を高めることができる。
【００６０】図９は、図５〜図８に示した３例の装置に
ついて、それらの特性を比較して表形式で示す説明図で
ある。ボディ領域５の全体が、平均的に、どれだけボデ
ィ電位Ｖｂに近い電位に固定されるかを示す「ボディ固
定の度合い」は、ボディコンタクト領域４５から、ボデ
ィ領域５４を経て、ボディ領域５へと至る経路に沿った
電気抵抗の大きさに依存する。この電気抵抗が低いほ
ど、ボディ領域５は、全体として、よりボディ電位Ｖｂ
に近い電位に固定される。
ついて、それらの特性を比較して表形式で示す説明図で
ある。ボディ領域５の全体が、平均的に、どれだけボデ
ィ電位Ｖｂに近い電位に固定されるかを示す「ボディ固
定の度合い」は、ボディコンタクト領域４５から、ボデ
ィ領域５４を経て、ボディ領域５へと至る経路に沿った
電気抵抗の大きさに依存する。この電気抵抗が低いほ
ど、ボディ領域５は、全体として、よりボディ電位Ｖｂ
に近い電位に固定される。
【００６１】MOSFET５０（図５）およびMOSFET５２，５
３（図７，図８）では、ボディ領域５のチャネル幅Ｗの
方向の二つの端部が、ボディ領域５４へ接続されている
ために、ボディ固定の度合いは高くなる。これに対し
て、MOSFET５１（図６）では、ボディ領域５のチャネル
幅Ｗの方向の一端のみが、ボディ領域５４へと接続され
ているので、ボディ固定の度合いは低くなる。
３（図７，図８）では、ボディ領域５のチャネル幅Ｗの
方向の二つの端部が、ボディ領域５４へ接続されている
ために、ボディ固定の度合いは高くなる。これに対し
て、MOSFET５１（図６）では、ボディ領域５のチャネル
幅Ｗの方向の一端のみが、ボディ領域５４へと接続され
ているので、ボディ固定の度合いは低くなる。
【００６２】ゲート電極１３とボディ領域５，５４の間
の寄生容量は、両者が対向する面積が大きいほど大きく
なる。したがって、この寄生容量は、MOSFET５０（図
５）において、最も大きく、MOSFET５１（図６）では、
それよりも小さくなる。また、MOSFET５２，５３（図
７、図８）では、ゲート電極１３は、ボディ領域５とボ
ディ領域５４の一部とを覆うのみであり、しかも、ゲー
ト電極１３とボディ領域５４の間にフィールド電極５５
が位置しているので、ゲート電極１３とボディ領域５，
５４の間の寄生容量は、MOSFET５１に比べても、さら
に、小さいものとなる。
の寄生容量は、両者が対向する面積が大きいほど大きく
なる。したがって、この寄生容量は、MOSFET５０（図
５）において、最も大きく、MOSFET５１（図６）では、
それよりも小さくなる。また、MOSFET５２，５３（図
７、図８）では、ゲート電極１３は、ボディ領域５とボ
ディ領域５４の一部とを覆うのみであり、しかも、ゲー
ト電極１３とボディ領域５４の間にフィールド電極５５
が位置しているので、ゲート電極１３とボディ領域５，
５４の間の寄生容量は、MOSFET５１に比べても、さら
に、小さいものとなる。
【００６３】＜1-4.チャネル幅Ｗの最適範囲＞図１０
は、チャネル幅Ｗを変えたときの、ゲート閾電圧Ｖｔｈ
とボディ電位Ｖｂとの間の関係を示すグラフである。こ
のグラフは、チャネル長Ｌが、0.35μmに設定され、Ｓ
ＯＩ層３の厚さＴが、100nmに設定されたときの実証結
果であり、実験およびシミュレーションの双方によって
確認されている。
は、チャネル幅Ｗを変えたときの、ゲート閾電圧Ｖｔｈ
とボディ電位Ｖｂとの間の関係を示すグラフである。こ
のグラフは、チャネル長Ｌが、0.35μmに設定され、Ｓ
ＯＩ層３の厚さＴが、100nmに設定されたときの実証結
果であり、実験およびシミュレーションの双方によって
確認されている。
【００６４】図１０が示すように、ボディ電位Ｖｂが負
の方向に高くなるほど、ゲート閾電圧Ｖｔｈは高くな
る。しかしながら、チャネル幅Ｗが、ある基準幅（ここ
では、「飽和開始幅」と称する。この例では、0.8μ
m。）を超えて大きいときには、ボディ電位Ｖｂが、あ
る基準ボディ電位Ｖb0（＜０）を超えて負の方向に大き
くなっても、ゲート閾電圧Ｖｔｈは、略一定値を保ち、
目立つほどには増加しない。
の方向に高くなるほど、ゲート閾電圧Ｖｔｈは高くな
る。しかしながら、チャネル幅Ｗが、ある基準幅（ここ
では、「飽和開始幅」と称する。この例では、0.8μ
m。）を超えて大きいときには、ボディ電位Ｖｂが、あ
る基準ボディ電位Ｖb0（＜０）を超えて負の方向に大き
くなっても、ゲート閾電圧Ｖｔｈは、略一定値を保ち、
目立つほどには増加しない。
【００６５】すなわち、チャネル幅Ｗが、飽和開始幅を
超えて大きいときには、ゲート閾電圧Ｖｔｈとボディ電
位Ｖｂとの関係には、飽和現象が現れる。これは、ボデ
ィ電位Ｖｂを負の方向に高くするほど、空乏層１２が拡
大し、特に、チャネル幅Ｗが飽和開始幅を超えて大きい
場合には、ボディ電位Ｖｂが基準ボディ電位Ｖb0を超え
たときに、空乏層１２が絶縁膜２にまで達して、ボディ
領域５が完全空乏化することによる。すなわち、ゲート
閾電圧Ｖｔｈが飽和した状態は、FDモードに対応する。
超えて大きいときには、ゲート閾電圧Ｖｔｈとボディ電
位Ｖｂとの関係には、飽和現象が現れる。これは、ボデ
ィ電位Ｖｂを負の方向に高くするほど、空乏層１２が拡
大し、特に、チャネル幅Ｗが飽和開始幅を超えて大きい
場合には、ボディ電位Ｖｂが基準ボディ電位Ｖb0を超え
たときに、空乏層１２が絶縁膜２にまで達して、ボディ
領域５が完全空乏化することによる。すなわち、ゲート
閾電圧Ｖｔｈが飽和した状態は、FDモードに対応する。
【００６６】これに対して、チャネル幅Ｗが飽和開始幅
（0.8μm）よりも低いときには、飽和現象は現れず、ボ
ディ電位Ｖｂを負の方向に大きくすると、ゲート閾電圧
Ｖｔｈは、いつまでも上昇を続ける。この現象は、「基
板バイアス効果」と称される。このことは、チャネル幅
Ｗが飽和開始幅（0.8μm）よりも低いときには、ボディ
電位Ｖｂを負の方向に大きくしても、空乏層１２は拡大
し続けるものの、絶縁膜２にまで到達することがなく、
そのため、PDモードからFDモードへの移行が生じないこ
とを意味している。飽和開始幅（0.8μm）は、一般に、
厚さＴおよびチャネル長Ｌに依存する。これらの変数の
間の一般的な関係については後述する。
（0.8μm）よりも低いときには、飽和現象は現れず、ボ
ディ電位Ｖｂを負の方向に大きくすると、ゲート閾電圧
Ｖｔｈは、いつまでも上昇を続ける。この現象は、「基
板バイアス効果」と称される。このことは、チャネル幅
Ｗが飽和開始幅（0.8μm）よりも低いときには、ボディ
電位Ｖｂを負の方向に大きくしても、空乏層１２は拡大
し続けるものの、絶縁膜２にまで到達することがなく、
そのため、PDモードからFDモードへの移行が生じないこ
とを意味している。飽和開始幅（0.8μm）は、一般に、
厚さＴおよびチャネル長Ｌに依存する。これらの変数の
間の一般的な関係については後述する。
【００６７】以上のように、FDモードでの動作を実現す
るためには、チャネル幅Ｗは、厚さＴとチャネル長Ｌと
で決まる基準幅である飽和開始幅よりも、大きい値に設
定される必要がある。それに加えて、ボディ電位Ｖｂ
は、基準ボディ電位Ｖb0（＜０）よりも負の方向に大き
な値に設定される必要がある。基準ボディ電位Ｖb0が、
例えば、-0.2Vであるときには、ボディ電位Ｖｂは、-0.
4Vに設定される。
るためには、チャネル幅Ｗは、厚さＴとチャネル長Ｌと
で決まる基準幅である飽和開始幅よりも、大きい値に設
定される必要がある。それに加えて、ボディ電位Ｖｂ
は、基準ボディ電位Ｖb0（＜０）よりも負の方向に大き
な値に設定される必要がある。基準ボディ電位Ｖb0が、
例えば、-0.2Vであるときには、ボディ電位Ｖｂは、-0.
4Vに設定される。
【００６８】また、チャネル幅Ｗを、飽和開始幅より大
きい値に設定することによって、FDモードを実現し得る
と同時に、基板バイアス効果の現出を抑えて、ゲート閾
電圧Ｖｔｈを低く抑えることが可能となる。すなわち、
低電圧で動作する装置が、容易に実現する。また、装置
がFDモードで動作するために、装置の耐圧についても、
高い値が達成される。
きい値に設定することによって、FDモードを実現し得る
と同時に、基板バイアス効果の現出を抑えて、ゲート閾
電圧Ｖｔｈを低く抑えることが可能となる。すなわち、
低電圧で動作する装置が、容易に実現する。また、装置
がFDモードで動作するために、装置の耐圧についても、
高い値が達成される。
【００６９】さらに加えると、この実施の形態のMOSFET
は、PDモードで動作する従来装置１５３と同様に、ＳＯ
Ｉ層３の不純物濃度は、ある程度高く設定される。そし
て、動作時には、基準ボディ電位Ｖb0を超えるボディ電
位Ｖｂが印加されることによって、FDモードで動作可能
な状態へと転換される。このため、ゲート閾電圧Ｖｔｈ
が過度に低くなる恐れはなく、ゲート閾電圧Ｖｔｈの設
定が容易であるという利点が得られる。このことは、実
施の形態２において、詳述する。
は、PDモードで動作する従来装置１５３と同様に、ＳＯ
Ｉ層３の不純物濃度は、ある程度高く設定される。そし
て、動作時には、基準ボディ電位Ｖb0を超えるボディ電
位Ｖｂが印加されることによって、FDモードで動作可能
な状態へと転換される。このため、ゲート閾電圧Ｖｔｈ
が過度に低くなる恐れはなく、ゲート閾電圧Ｖｔｈの設
定が容易であるという利点が得られる。このことは、実
施の形態２において、詳述する。
【００７０】＜1-5.PMOSFETの例＞以上においては、Nチ
ャネル型のMOSFETを例として説明を行ったが、この実施
の形態の装置に形成されるMOSFETは、ｎチャネル型だけ
でなくｐチャネル型をも採り得る。ｐチャネル型のMOSF
ETは、ｎチャネル型のMOSFETに対して、各半導体領域の
導電型式、および、各電極に付与される電位を、対称に
するとよい。
ャネル型のMOSFETを例として説明を行ったが、この実施
の形態の装置に形成されるMOSFETは、ｎチャネル型だけ
でなくｐチャネル型をも採り得る。ｐチャネル型のMOSF
ETは、ｎチャネル型のMOSFETに対して、各半導体領域の
導電型式、および、各電極に付与される電位を、対称に
するとよい。
【００７１】図２〜図４のNMOSFET（ｎチャネル型のMOS
FET）に対応するPMOSFET（ｐチャネル型のMOSFET）を、
図１１〜図１３に、それぞれ示す。なお、図１１〜図１
３において、図２〜図４に示した装置と同一部分または
相当部分（同一の機能を果たす部分）については、同一
符号を付してその詳細な説明を略する。図１１に正面断
面図が示されるように、装置３０ａに含まれるｐチャネ
ル型のMOSET３２ａでは、ボディ領域５は、ｎ導電型の
半導体領域として形成され、ソース・ドレイン領域４，
６は、ｐ導電型の半導体領域として形成されている。ま
た、ソース・ドレイン領域４，６に属する高濃度領域
７，１０は、ｐ+導電型の半導体領域として形成され、
低濃度領域８，９は、ｐ-導電型の半導体領域として形
成されている。
FET）に対応するPMOSFET（ｐチャネル型のMOSFET）を、
図１１〜図１３に、それぞれ示す。なお、図１１〜図１
３において、図２〜図４に示した装置と同一部分または
相当部分（同一の機能を果たす部分）については、同一
符号を付してその詳細な説明を略する。図１１に正面断
面図が示されるように、装置３０ａに含まれるｐチャネ
ル型のMOSET３２ａでは、ボディ領域５は、ｎ導電型の
半導体領域として形成され、ソース・ドレイン領域４，
６は、ｐ導電型の半導体領域として形成されている。ま
た、ソース・ドレイン領域４，６に属する高濃度領域
７，１０は、ｐ+導電型の半導体領域として形成され、
低濃度領域８，９は、ｐ-導電型の半導体領域として形
成されている。
【００７２】また、ドレイン電位Ｖｄとして、ソース電
位Ｖｓよりも低い電位が供給される。さらに、ボディ電
位Ｖｂが、基準ボディ電位Ｖb0（＞Ｖｃｃ）よりも高い
値に設定されることによって、図１１に示すように、ボ
ディ領域５の空乏層１２が、ＳＯＩ層３の下主面にまで
達し、FDモードが実現する。
位Ｖｓよりも低い電位が供給される。さらに、ボディ電
位Ｖｂが、基準ボディ電位Ｖb0（＞Ｖｃｃ）よりも高い
値に設定されることによって、図１１に示すように、ボ
ディ領域５の空乏層１２が、ＳＯＩ層３の下主面にまで
達し、FDモードが実現する。
【００７３】ゲート電位Ｖｇが、電源電位Ｖｃｃよりも
ゲート閾電圧Ｖｔｈだけ低い値を超えて下降すると、ボ
ディ領域５へ反転層が形成される。なお、この明細書で
は、ゲート閾電圧Ｖｔｈは、ソース電位Ｖｓを基準と
し、その符号は、ｎチャネル型のMOSFETでは正電圧を正
とし、ｐチャネル型のMOSFETでは、負電圧方向を正とし
する。したがって、ｎチャネル型およびｐチャネル型の
双方のMOSFETにおいて、「ゲート閾電圧Ｖｔｈが高い」
とは、反転層が形成され難いことに相当する。
ゲート閾電圧Ｖｔｈだけ低い値を超えて下降すると、ボ
ディ領域５へ反転層が形成される。なお、この明細書で
は、ゲート閾電圧Ｖｔｈは、ソース電位Ｖｓを基準と
し、その符号は、ｎチャネル型のMOSFETでは正電圧を正
とし、ｐチャネル型のMOSFETでは、負電圧方向を正とし
する。したがって、ｎチャネル型およびｐチャネル型の
双方のMOSFETにおいて、「ゲート閾電圧Ｖｔｈが高い」
とは、反転層が形成され難いことに相当する。
【００７４】図１２が示すように、装置３０ａでは、装
置３０と同様に、ボディ電位Ｖｂを外部から供給するた
めのボディ電位端子３４が設けられている。装置３０と
比べると、接地電位端子３３と電源電位端子３５との間
で、役割が反転しており、端子３３には電源電位Ｖｃｃ
が供給され、端子３５には接地電位GNDが供給される。
すなわち、装置３０ａでは、端子３３が電源電位端子で
あり、端子３５が接地電位端子である。ボディ電位端子
３４には、基準ボディ電位Ｖb0（＞Ｖｃｃ）よりも高い
ボディ電位Ｖｂが供給される。その結果、Pチャネル型
のMOSFET３２ａは、FDモードで動作する。
置３０と同様に、ボディ電位Ｖｂを外部から供給するた
めのボディ電位端子３４が設けられている。装置３０と
比べると、接地電位端子３３と電源電位端子３５との間
で、役割が反転しており、端子３３には電源電位Ｖｃｃ
が供給され、端子３５には接地電位GNDが供給される。
すなわち、装置３０ａでは、端子３３が電源電位端子で
あり、端子３５が接地電位端子である。ボディ電位端子
３４には、基準ボディ電位Ｖb0（＞Ｖｃｃ）よりも高い
ボディ電位Ｖｂが供給される。その結果、Pチャネル型
のMOSFET３２ａは、FDモードで動作する。
【００７５】図１３に示す装置４０ａは、図４に示した
装置４０と同様に、電源部を内蔵している。すなわち、
半導体チップ４１ａに、電源部４２ａが備わっている。
電源部４２ａは、接地電位GNDと電源電位Ｖｃｃの供給
を受け、これらの電位の差にもとづいて、基準ボディ電
位Ｖb0（＞Ｖｃｃ）よりも高いMOSFET３２ａを生成す
る。生成されたボディ電位Ｖｂは、配線４３を通じて、
電源部４２ａからMOSFET３２ａへと伝達される。
装置４０と同様に、電源部を内蔵している。すなわち、
半導体チップ４１ａに、電源部４２ａが備わっている。
電源部４２ａは、接地電位GNDと電源電位Ｖｃｃの供給
を受け、これらの電位の差にもとづいて、基準ボディ電
位Ｖb0（＞Ｖｃｃ）よりも高いMOSFET３２ａを生成す
る。生成されたボディ電位Ｖｂは、配線４３を通じて、
電源部４２ａからMOSFET３２ａへと伝達される。
【００７６】以上のように、この実施の形態は、NMOSFE
Tを有する装置、および、PMOSFETを有する装置のいずれ
へも、実施が可能である。NMOSFETおよびPMOSFETのいず
れに対しても、ボディ電位Ｖｂとして、空乏層１２を拡
大する方向に、十分な大きさの電位を付与することによ
って、これらのFETをFDモードとして動作させることが
可能である。所定のボディ電位Ｖｂを供給する上で、ボ
ディ電位端子３４を通じてボディ電位Ｖｂを外部から付
与することも、あるいは、ボディ電位Ｖｂを生成する電
源部を装置に内蔵させることも、有効である。
Tを有する装置、および、PMOSFETを有する装置のいずれ
へも、実施が可能である。NMOSFETおよびPMOSFETのいず
れに対しても、ボディ電位Ｖｂとして、空乏層１２を拡
大する方向に、十分な大きさの電位を付与することによ
って、これらのFETをFDモードとして動作させることが
可能である。所定のボディ電位Ｖｂを供給する上で、ボ
ディ電位端子３４を通じてボディ電位Ｖｂを外部から付
与することも、あるいは、ボディ電位Ｖｂを生成する電
源部を装置に内蔵させることも、有効である。
【００７７】＜1-6.シリサイド層が設けられない例＞こ
の実施の形態の装置では、ＳＯＩ層３は、PDモードで動
作する従来装置と同様に、厚く形成される。このため、
すでに述べたように、シリサイド層２１，２２を、ソー
ス・ドレイン領域４，６の表面に、安定的に形成するこ
とができ、それによって、ソース・ドレイン領域４，６
と主電極１５，１６との間の接触抵抗を低く抑えること
ができるという利点がある。また、図１に例示するよう
に、シリサイド層２１，２２を形成する過程で、ゲート
電極１３の表面にもシリサイド層２３を同時に形成する
ことができ、それによって、ゲート電極１３の配線抵抗
を低く抑えることができるという利点も得られる。
の実施の形態の装置では、ＳＯＩ層３は、PDモードで動
作する従来装置と同様に、厚く形成される。このため、
すでに述べたように、シリサイド層２１，２２を、ソー
ス・ドレイン領域４，６の表面に、安定的に形成するこ
とができ、それによって、ソース・ドレイン領域４，６
と主電極１５，１６との間の接触抵抗を低く抑えること
ができるという利点がある。また、図１に例示するよう
に、シリサイド層２１，２２を形成する過程で、ゲート
電極１３の表面にもシリサイド層２３を同時に形成する
ことができ、それによって、ゲート電極１３の配線抵抗
を低く抑えることができるという利点も得られる。
【００７８】しかしながら、この実施の形態の装置で
は、図１４に例示するように、シリサイド層２１，２
２，２３を備えない形態を採ることも可能である。図１
４の装置５６に備わるMOSFET５７には、シリサイド層２
１，２２も、シリサイド層２３も、形成されていない。
そして、ソース・ドレイン領域４，６は、直接に、主電
極１５，１６へと、それぞれ、接続されている。
は、図１４に例示するように、シリサイド層２１，２
２，２３を備えない形態を採ることも可能である。図１
４の装置５６に備わるMOSFET５７には、シリサイド層２
１，２２も、シリサイド層２３も、形成されていない。
そして、ソース・ドレイン領域４，６は、直接に、主電
極１５，１６へと、それぞれ、接続されている。
【００７９】MOSFET５７では、シリサイド層２１，２２
が設けられないので、MOSFET３２などに比べると、ソー
ス・ドレイン領域４，６と主電極１５，１６との間の接
触抵抗は高くなる。しかしながら、MOSFET５７において
も、PDモードで動作する従来装置１５１と同様に、ＳＯ
Ｉ層３が厚く形成されるので、ソース・ドレイン領域
４，６の抵抗が低く、このため、ソース・ドレイン領域
４，６の抵抗に由来する特性の劣化の問題を生起しな
い。
が設けられないので、MOSFET３２などに比べると、ソー
ス・ドレイン領域４，６と主電極１５，１６との間の接
触抵抗は高くなる。しかしながら、MOSFET５７において
も、PDモードで動作する従来装置１５１と同様に、ＳＯ
Ｉ層３が厚く形成されるので、ソース・ドレイン領域
４，６の抵抗が低く、このため、ソース・ドレイン領域
４，６の抵抗に由来する特性の劣化の問題を生起しな
い。
【００８０】また、FDモードで動作するので、従来装置
１５３と同様に、理想的なＳファクタが得られる。すな
わち、望ましいスイッチング特性が得られる。また、ｐ
型半導体領域１１を通じてリーク電流が流れるという問
題も生起しない。
１５３と同様に、理想的なＳファクタが得られる。すな
わち、望ましいスイッチング特性が得られる。また、ｐ
型半導体領域１１を通じてリーク電流が流れるという問
題も生起しない。
【００８１】＜2.実施の形態２＞図１５および図１６
は、実施の形態２の背景を示す説明図である。図１５に
示すように、ゲート電極１３に印加されるゲート電位Ｖ
ｇが高くなるほど、空乏層１２は拡大する。すなわち、
空乏層１２のフロントが、ゲート電極１３から遠ざかる
ように、矢印６０に沿って移動する。これは、ゲート電
位Ｖｇによって生成されｐ型半導体領域１１のホールｈ
+に作用する電場が打ち消されるためには、ホールｈ+が
ゲート電極１３から遠く離れ、それによって、アクセプ
タの負イオンＡ-が作り出す空間電荷が多く出現する必
要があるからである。
は、実施の形態２の背景を示す説明図である。図１５に
示すように、ゲート電極１３に印加されるゲート電位Ｖ
ｇが高くなるほど、空乏層１２は拡大する。すなわち、
空乏層１２のフロントが、ゲート電極１３から遠ざかる
ように、矢印６０に沿って移動する。これは、ゲート電
位Ｖｇによって生成されｐ型半導体領域１１のホールｈ
+に作用する電場が打ち消されるためには、ホールｈ+が
ゲート電極１３から遠く離れ、それによって、アクセプ
タの負イオンＡ-が作り出す空間電荷が多く出現する必
要があるからである。
【００８２】しかしながら、ゲート電位Ｖｇが、ゲート
閾電圧Ｖｔｈを超えて高くなると、図１６に示すよう
に、ゲート電極１３に対向するボディ領域５の上層部
に、反転層（チャネル）６１が出現する。反転層６１に
は、キャリアとしての電子が出現するので、ゲート電極
１３と反転層６１とによって、コンデンサが形成され
る。その結果、ゲート電位Ｖｇによって発生する電場
が、反転層６１の電子によって遮蔽されるので、ゲート
電位Ｖｇをさらに高くしても、空乏層１２は拡大しなく
なる。
閾電圧Ｖｔｈを超えて高くなると、図１６に示すよう
に、ゲート電極１３に対向するボディ領域５の上層部
に、反転層（チャネル）６１が出現する。反転層６１に
は、キャリアとしての電子が出現するので、ゲート電極
１３と反転層６１とによって、コンデンサが形成され
る。その結果、ゲート電位Ｖｇによって発生する電場
が、反転層６１の電子によって遮蔽されるので、ゲート
電位Ｖｇをさらに高くしても、空乏層１２は拡大しなく
なる。
【００８３】空乏層１２の最大の拡がり量を表す最大空
乏層幅xdmは、アクセプタの濃度ＮＡの関数である。濃
度ＮＡが大きければ、最大空乏層幅xdmは小さくなる。M
OSFETをFDモードで動作させるためには、xdm＞厚さＴ、
でなくてはならない。これは、濃度ＮＡが、所定の基準
濃度ＮＡ０に対して、ＮＡ＜ＮＡ０、であることと等価
である。
乏層幅xdmは、アクセプタの濃度ＮＡの関数である。濃
度ＮＡが大きければ、最大空乏層幅xdmは小さくなる。M
OSFETをFDモードで動作させるためには、xdm＞厚さＴ、
でなくてはならない。これは、濃度ＮＡが、所定の基準
濃度ＮＡ０に対して、ＮＡ＜ＮＡ０、であることと等価
である。
【００８４】一方、ゲート閾電圧Ｖｔｈも濃度ＮＡの関
数であり、濃度ＮＡが大きいほどゲート閾電圧Ｖｔｈは
高くなる。MOSFETが遮断状態にあるときに流れる微小な
主電流、すなわち、リーク電流を抑えるためには、ゲー
ト閾電圧Ｖｔｈは、所定の基準閾電圧Ｖｔｈ０に対し
て、Ｖｔｈ＞Ｖｔｈ０、である必要がある。このこと
は、濃度ＮＡが、別の所定の基準濃度ＮＡ１に対して、
ＮＡ＞ＮＡ１、であることと等価である。
数であり、濃度ＮＡが大きいほどゲート閾電圧Ｖｔｈは
高くなる。MOSFETが遮断状態にあるときに流れる微小な
主電流、すなわち、リーク電流を抑えるためには、ゲー
ト閾電圧Ｖｔｈは、所定の基準閾電圧Ｖｔｈ０に対し
て、Ｖｔｈ＞Ｖｔｈ０、である必要がある。このこと
は、濃度ＮＡが、別の所定の基準濃度ＮＡ１に対して、
ＮＡ＞ＮＡ１、であることと等価である。
【００８５】ＮＡ＜ＮＡ０であり、しかも、ＮＡ＞ＮＡ
１を満たすように設定することは、容易ではない。すな
わち、従来より知られているように、一般に、FDモード
で動作するMOSFETにおいては、ゲート閾電圧Ｖｔｈの設
定は、容易ではない。特に、ｎ+導電型の不純物がドー
プされたポリシリコンでゲート電極１３を構成したNMOS
FET、あるいは、ｐ+導電型の不純物がドープされたポリ
シリコンでゲート電極１３を構成したPMOSFETにおいて
は、FDモードを実現するためにＳＯＩ層３の不純物濃度
を低く抑えると、ゲート閾電圧Ｖｔｈが、過度に低く
（ときには、ゼロあるいは負の値に）なる場合がある。
１を満たすように設定することは、容易ではない。すな
わち、従来より知られているように、一般に、FDモード
で動作するMOSFETにおいては、ゲート閾電圧Ｖｔｈの設
定は、容易ではない。特に、ｎ+導電型の不純物がドー
プされたポリシリコンでゲート電極１３を構成したNMOS
FET、あるいは、ｐ+導電型の不純物がドープされたポリ
シリコンでゲート電極１３を構成したPMOSFETにおいて
は、FDモードを実現するためにＳＯＩ層３の不純物濃度
を低く抑えると、ゲート閾電圧Ｖｔｈが、過度に低く
（ときには、ゼロあるいは負の値に）なる場合がある。
【００８６】これに対して、実施の形態１で説明したMO
SFETは、ＳＯＩ層３の不純物濃度を高くすることによ
り、PDモードで動作可能なMOSFETとして形成され、動作
時には、基準ボディ電位Ｖb0を超えるボディ電位Ｖｂを
印加することによって、FDモードで動作可能な状態へと
転換される。ボディ電位Ｖｂの印加によって、ゲート閾
電圧Ｖｔｈが引き上げられるので、ゲート閾電圧Ｖｔｈ
が過度に低くなる恐れはない。その結果、すでに述べた
ように、ゲート閾電圧Ｖｔｈの設定が容易であるという
利点が得られる。
SFETは、ＳＯＩ層３の不純物濃度を高くすることによ
り、PDモードで動作可能なMOSFETとして形成され、動作
時には、基準ボディ電位Ｖb0を超えるボディ電位Ｖｂを
印加することによって、FDモードで動作可能な状態へと
転換される。ボディ電位Ｖｂの印加によって、ゲート閾
電圧Ｖｔｈが引き上げられるので、ゲート閾電圧Ｖｔｈ
が過度に低くなる恐れはない。その結果、すでに述べた
ように、ゲート閾電圧Ｖｔｈの設定が容易であるという
利点が得られる。
【００８７】しかしながら、装置の使用目的によって
は、ゲート閾電圧Ｖｔｈを、さらに高く引き上げること
が求められる場合も有り得る。実施の形態２の装置で
は、この要請に応えるために、ゲート電極１３に、仕事
関数が、ｎ+型ポリシリコンおよびｐ+型ポリシリコンの
中間の値をとる材料であって、しかも、多結晶半導体以
外の導電性材料（本明細書では、「中間ギャップ材料(m
id-gap material)」と称する）が用いられる。それによ
って、ゲート閾電圧Ｖｔｈの設定に、さらに柔軟性が生
み出される。すなわち、ゲート閾電圧Ｖｔｈの選択の幅
がさらに拡大される。
は、ゲート閾電圧Ｖｔｈを、さらに高く引き上げること
が求められる場合も有り得る。実施の形態２の装置で
は、この要請に応えるために、ゲート電極１３に、仕事
関数が、ｎ+型ポリシリコンおよびｐ+型ポリシリコンの
中間の値をとる材料であって、しかも、多結晶半導体以
外の導電性材料（本明細書では、「中間ギャップ材料(m
id-gap material)」と称する）が用いられる。それによ
って、ゲート閾電圧Ｖｔｈの設定に、さらに柔軟性が生
み出される。すなわち、ゲート閾電圧Ｖｔｈの選択の幅
がさらに拡大される。
【００８８】図１７は、実施の形態２の装置の正面断面
図である。この装置５８に含まれるMOSFET５９は、ゲー
ト電極１３が中間ギャップ材料で構成されている点にお
いて、MOSFET３２（図１）とは特徴的に異なっている。
中間ギャップ材料には、例えば、Ｔａ（タンタル）、Ｍ
ｇ（マグネシウム）、Ｃｒ（クロム）、Ｃｏ（コバル
ト）、および、Ｗ（タングステン）などが属する。以下
に、図１８〜図２１のバンド図を引用しつつ、中間ギャ
ップ材料の効果について説明する。
図である。この装置５８に含まれるMOSFET５９は、ゲー
ト電極１３が中間ギャップ材料で構成されている点にお
いて、MOSFET３２（図１）とは特徴的に異なっている。
中間ギャップ材料には、例えば、Ｔａ（タンタル）、Ｍ
ｇ（マグネシウム）、Ｃｒ（クロム）、Ｃｏ（コバル
ト）、および、Ｗ（タングステン）などが属する。以下
に、図１８〜図２１のバンド図を引用しつつ、中間ギャ
ップ材料の効果について説明する。
【００８９】図１８は、ｎ型シリコン、ｐ型シリコン、
および、シリコン酸化物のバンド構造を、互いに比較し
て示している。真正シリコン（イントリンシックシリコ
ン）のフェル準位Ｅｉが、導電帯の底部の準位Ｅｃと荷
電帯の頂部の準位Ｅｖの中間に位置するのに対し、ｎ型
シリコンのフェルミ準位Ｅｎは、フェル準位Ｅｉよりも
高い方向にシフトし、ｐ型シリコンのフェルミ準位Ｅｐ
は、逆に低い方向にシフトしている。その結果、真正シ
リコンの仕事関数Ｆｉが4.70eVであるのに対し、ｎ型シ
リコンの仕事関数Ｆｎは、仕事関数Ｆｉよりも小さく、
ｐ型シリコンの仕事関数Ｆｐは、逆に、仕事関数Ｆｉよ
りも大きくなる。シフトの大きさは、不純物の濃度に依
存する。
および、シリコン酸化物のバンド構造を、互いに比較し
て示している。真正シリコン（イントリンシックシリコ
ン）のフェル準位Ｅｉが、導電帯の底部の準位Ｅｃと荷
電帯の頂部の準位Ｅｖの中間に位置するのに対し、ｎ型
シリコンのフェルミ準位Ｅｎは、フェル準位Ｅｉよりも
高い方向にシフトし、ｐ型シリコンのフェルミ準位Ｅｐ
は、逆に低い方向にシフトしている。その結果、真正シ
リコンの仕事関数Ｆｉが4.70eVであるのに対し、ｎ型シ
リコンの仕事関数Ｆｎは、仕事関数Ｆｉよりも小さく、
ｐ型シリコンの仕事関数Ｆｐは、逆に、仕事関数Ｆｉよ
りも大きくなる。シフトの大きさは、不純物の濃度に依
存する。
【００９０】図１９は、ｐ型シリコンで構成されるボデ
ィ領域５に、シリコン酸化膜で構成されるゲート絶縁膜
１９を挟んで、ｎ+型ポリシリコンで構成されるゲート
電極１３が対向している装置を例として、そのバンド構
造を示している。すなわち、この装置は、ｎ+導電型の
不純物がドープされたポリシリコンでゲート電極１３が
構成されたNMOSFETに相当する。
ィ領域５に、シリコン酸化膜で構成されるゲート絶縁膜
１９を挟んで、ｎ+型ポリシリコンで構成されるゲート
電極１３が対向している装置を例として、そのバンド構
造を示している。すなわち、この装置は、ｎ+導電型の
不純物がドープされたポリシリコンでゲート電極１３が
構成されたNMOSFETに相当する。
【００９１】仕事関数の異なる双方のシリコンの間にお
いても、フェルミ準位ＥｎおよびＥｐは、平衡状態にお
いては、同一の準位でなければならない。そのために、
双方の間に電場が発生し、ボディ領域５の上層部では、
準位Ｅｃ，Ｅｖが下方に湾曲する。ゲート電極１３にゲ
ート電位Ｖｇが印加されると、図２０に示すように、フ
ェルミ準位Ｅｎは、ｅ・Ｖｇの大きさだけ、下降する。
それにともなって、ボディ領域５の上層部における準位
Ｅｃ，Ｅｖの湾曲が、より顕著となる。
いても、フェルミ準位ＥｎおよびＥｐは、平衡状態にお
いては、同一の準位でなければならない。そのために、
双方の間に電場が発生し、ボディ領域５の上層部では、
準位Ｅｃ，Ｅｖが下方に湾曲する。ゲート電極１３にゲ
ート電位Ｖｇが印加されると、図２０に示すように、フ
ェルミ準位Ｅｎは、ｅ・Ｖｇの大きさだけ、下降する。
それにともなって、ボディ領域５の上層部における準位
Ｅｃ，Ｅｖの湾曲が、より顕著となる。
【００９２】ゲート電位Ｖｇが、ある大きさ、すなわ
ち、ゲート閾電圧Ｖｔｈを超えると、図２０に示すよう
に、ボディ領域５の上層部では、フェル準位Ｅｉがフェ
ル準位Ｅｐよりも低くなる。その結果、上層部に反転層
が形成される。したがって、ボディ領域５とゲート電極
１３との間の仕事関数の差（言い換えると、フェルミ準
位の差）が大きいほど、ゲート閾電圧Ｖｔｈは低くな
る。
ち、ゲート閾電圧Ｖｔｈを超えると、図２０に示すよう
に、ボディ領域５の上層部では、フェル準位Ｅｉがフェ
ル準位Ｅｐよりも低くなる。その結果、上層部に反転層
が形成される。したがって、ボディ領域５とゲート電極
１３との間の仕事関数の差（言い換えると、フェルミ準
位の差）が大きいほど、ゲート閾電圧Ｖｔｈは低くな
る。
【００９３】そこで、図２１に示すように、ゲート電極
１３に、例えばＴａなどの、仕事関数がｎ+型ポリシリ
コンおよびｐ+型ポリシリコンの中間に位置する材料、
すなわち、中間ギャップ材料を用いることによって、ボ
ディ領域５の上層部における準位Ｅｃ，Ｅｖの折れ曲が
りを緩和することができる。それによって、ゲート閾電
圧Ｖｔｈを高めることができる。
１３に、例えばＴａなどの、仕事関数がｎ+型ポリシリ
コンおよびｐ+型ポリシリコンの中間に位置する材料、
すなわち、中間ギャップ材料を用いることによって、ボ
ディ領域５の上層部における準位Ｅｃ，Ｅｖの折れ曲が
りを緩和することができる。それによって、ゲート閾電
圧Ｖｔｈを高めることができる。
【００９４】通常において、ゲート電極１３の材料とし
て用いられるｎ+型ポリシリコンおよびｐ+型ポリシリコ
ンの不純物濃度は、導電性を確保するために、5×1020/
cm3よりも高く設定される。この濃度に対応するフェル
ミレベルは、フェル準位Ｅｉを基準として、±0.63V で
ある。したがって、フェルミ準位が、-0.63Vよりも高
く、+0.63Vよりも低い範囲にあって、ｎ型ポリシリコン
でもｐ型ポリシリコンでもない(一般には、不純物をド
ープされた多結晶半導体でない）導電性材料が、上記し
た中間ギャップ材料に他ならない。ｎ+型およびｐ+型ポ
リシリコンを用いた場合と中間ギャップ材料を用いた場
合との間で、ゲート閾電圧Ｖｔｈの相違を、より明瞭な
ものとするためには、例えば、フェルミ準位が、-0.5V
〜+0.5Vの範囲にある中間ギャップ材料を選択すると良
い。
て用いられるｎ+型ポリシリコンおよびｐ+型ポリシリコ
ンの不純物濃度は、導電性を確保するために、5×1020/
cm3よりも高く設定される。この濃度に対応するフェル
ミレベルは、フェル準位Ｅｉを基準として、±0.63V で
ある。したがって、フェルミ準位が、-0.63Vよりも高
く、+0.63Vよりも低い範囲にあって、ｎ型ポリシリコン
でもｐ型ポリシリコンでもない(一般には、不純物をド
ープされた多結晶半導体でない）導電性材料が、上記し
た中間ギャップ材料に他ならない。ｎ+型およびｐ+型ポ
リシリコンを用いた場合と中間ギャップ材料を用いた場
合との間で、ゲート閾電圧Ｖｔｈの相違を、より明瞭な
ものとするためには、例えば、フェルミ準位が、-0.5V
〜+0.5Vの範囲にある中間ギャップ材料を選択すると良
い。
【００９５】以上は、NMOSFETを例として説明したが、P
MOSFETについても、同様のことが云える。すなわち、PM
OSFETにおいて、ゲート電極１３の材料として、ｐ+型ポ
リシリコンを用いるよりも、中間ギャップ材料を用いる
ことによって、ゲート閾電圧Ｖｔｈを高めることが可能
となる。
MOSFETについても、同様のことが云える。すなわち、PM
OSFETにおいて、ゲート電極１３の材料として、ｐ+型ポ
リシリコンを用いるよりも、中間ギャップ材料を用いる
ことによって、ゲート閾電圧Ｖｔｈを高めることが可能
となる。
【００９６】＜3.実施の形態３＞実施の形態３では、単
一の半導体装置に含まれる複数のMOSFETの間で、チャネ
ル幅Ｗを異ならせることによって、それぞれ、FDモード
とPDモードの動作を実現し、それによって、ゲート閾電
圧Ｖｔｈの均一性を高めるように構成された装置につい
て説明する。図２２〜図２４の回路図は、このように構
成された半導体装置の３例を示している。
一の半導体装置に含まれる複数のMOSFETの間で、チャネ
ル幅Ｗを異ならせることによって、それぞれ、FDモード
とPDモードの動作を実現し、それによって、ゲート閾電
圧Ｖｔｈの均一性を高めるように構成された装置につい
て説明する。図２２〜図２４の回路図は、このように構
成された半導体装置の３例を示している。
【００９７】図２２に示す半導体装置６５は、二入力型
のNAND回路を含んでいる。すなわち、接地電位GNDを伝
達する電源配線と、正の電源電位Ｖｃｃを伝達する電源
配線の間に、４個のMOSFETＱ１〜Ｑ４が接続されてい
る。MOSFETＱ１およびＱ２は、ｎチャネル型のMOSFETで
あり、互いに直列に接続されている。そして、MOSFETＱ
１のソース電極が、接地電位GNDの電源配線に接続され
ている。
のNAND回路を含んでいる。すなわち、接地電位GNDを伝
達する電源配線と、正の電源電位Ｖｃｃを伝達する電源
配線の間に、４個のMOSFETＱ１〜Ｑ４が接続されてい
る。MOSFETＱ１およびＱ２は、ｎチャネル型のMOSFETで
あり、互いに直列に接続されている。そして、MOSFETＱ
１のソース電極が、接地電位GNDの電源配線に接続され
ている。
【００９８】これに対して、MOSFETＱ３およびＱ４は、
ｐチャネル型のMOSFETであり、互いに並列に接続されて
いる。そして、それらのソース電極が、電源電位Ｖｃｃ
の電源配線に共通に接続されている。また、MOSFETＱ３
およびＱ４のドレイン電極は、MOSFETＱ２のドレイン電
極に接続されている。MOSFETＱ３とMOSFETＱ４の接続部
が、出力部OUTとして機能する。
ｐチャネル型のMOSFETであり、互いに並列に接続されて
いる。そして、それらのソース電極が、電源電位Ｖｃｃ
の電源配線に共通に接続されている。また、MOSFETＱ３
およびＱ４のドレイン電極は、MOSFETＱ２のドレイン電
極に接続されている。MOSFETＱ３とMOSFETＱ４の接続部
が、出力部OUTとして機能する。
【００９９】MOSFETＱ２とMOSFETＱ３のゲート電極は共
通に入力部IN1へ接続され、MOSFETＱ１とMOSFETＱ４の
ゲート電極は共通に入力部IN2へ接続されている。その
結果、二つの入力部IN1,IN2に入力された論理信号の、N
ANDに相当する論理信号が、演算結果として、出力部OUT
に出力される。
通に入力部IN1へ接続され、MOSFETＱ１とMOSFETＱ４の
ゲート電極は共通に入力部IN2へ接続されている。その
結果、二つの入力部IN1,IN2に入力された論理信号の、N
ANDに相当する論理信号が、演算結果として、出力部OUT
に出力される。
【０１００】この半導体装置６５において、MOSFETＱ
１，Ｑ２のボディ電極は、共通に接地電位GNDの電源配
線に接続されている。すなわち、MOSFETＱ１，Ｑ２に
は、ボディ電位Ｖｂとして、ともに、接地電位GNDが付
与されている。MOSFETＱ２と接地電位GNDの電源配線と
の間には、MOSFETＱ１が介在するために、MOSFETＱ２の
ソース電位Ｖｓは、接地電位GNDに一致するとは限らな
い。
１，Ｑ２のボディ電極は、共通に接地電位GNDの電源配
線に接続されている。すなわち、MOSFETＱ１，Ｑ２に
は、ボディ電位Ｖｂとして、ともに、接地電位GNDが付
与されている。MOSFETＱ２と接地電位GNDの電源配線と
の間には、MOSFETＱ１が介在するために、MOSFETＱ２の
ソース電位Ｖｓは、接地電位GNDに一致するとは限らな
い。
【０１０１】一般に、MOSFETＱ１が遮断状態にあるとき
には、MOSFETＱ２のソース電位Ｖｓは正であり、MOSFET
Ｑ２のボディ電位Ｖｂは、ソース電位Ｖｓを基準とする
と負の値となる。すなわち、MOSFETＱ２は、ボディ電位
Ｖｂが、ソース電位を基準として、常にゼロであるMOSF
ETＱ１とは対照的である。
には、MOSFETＱ２のソース電位Ｖｓは正であり、MOSFET
Ｑ２のボディ電位Ｖｂは、ソース電位Ｖｓを基準とする
と負の値となる。すなわち、MOSFETＱ２は、ボディ電位
Ｖｂが、ソース電位を基準として、常にゼロであるMOSF
ETＱ１とは対照的である。
【０１０２】これらのMOSFETＱ１，Ｑ２が、互いに同一
に構成され、チャネル幅Ｗの大きさも共通であるとする
と、MOSFETＱ２では、MOSFETＱ１よりもゲート閾電圧Ｖ
ｔｈが高くなる。ゲート閾電圧Ｖｔｈが高くなると、導
通したときの主電流の大きさ、言い換えると電流駆動能
力が低下する。その結果、動作速度が低下する。
に構成され、チャネル幅Ｗの大きさも共通であるとする
と、MOSFETＱ２では、MOSFETＱ１よりもゲート閾電圧Ｖ
ｔｈが高くなる。ゲート閾電圧Ｖｔｈが高くなると、導
通したときの主電流の大きさ、言い換えると電流駆動能
力が低下する。その結果、動作速度が低下する。
【０１０３】半導体装置６５では、このような不都合を
生起しないように、MOSFETＱ１，Ｑ２の間で、チャネル
幅Ｗが異なる大きさに設定されている。すなわち、MOSF
ETＱ２のチャネル幅Ｗは、MOSFETＱ１のチャネル幅Ｗよ
りも大きく設定される。しかも、MOSFETＱ２では、チャ
ネル幅Ｗは、飽和開始幅よりも広く設定される。それに
よって、MOSFETＱ２のボディ電位Ｖｂが基準ボディ電位
Ｖb0を超えて負の方向に大きくなっても、ゲート閾電圧
Ｖｔｈは上昇することなく、飽和値に抑えられる。
生起しないように、MOSFETＱ１，Ｑ２の間で、チャネル
幅Ｗが異なる大きさに設定されている。すなわち、MOSF
ETＱ２のチャネル幅Ｗは、MOSFETＱ１のチャネル幅Ｗよ
りも大きく設定される。しかも、MOSFETＱ２では、チャ
ネル幅Ｗは、飽和開始幅よりも広く設定される。それに
よって、MOSFETＱ２のボディ電位Ｖｂが基準ボディ電位
Ｖb0を超えて負の方向に大きくなっても、ゲート閾電圧
Ｖｔｈは上昇することなく、飽和値に抑えられる。
【０１０４】一方のMOSFETＱ１のチャネル幅Ｗは、飽和
開始幅よりも狭く設定される。これによって、MOSFETＱ
１，Ｑ２の間で、ゲート閾電圧Ｖｔｈの均一性が高めら
れる。また、MOSFETＱ１，Ｑ２の双方のゲート閾電圧Ｖ
ｔｈが低く抑えられるので、NAND回路全体の演算速度が
高く維持される。さらに、電源電位Ｖｃｃを低い値に抑
えてNAND回路を動作させること、すなわち、NAND回路の
低電圧動作も可能となる。
開始幅よりも狭く設定される。これによって、MOSFETＱ
１，Ｑ２の間で、ゲート閾電圧Ｖｔｈの均一性が高めら
れる。また、MOSFETＱ１，Ｑ２の双方のゲート閾電圧Ｖ
ｔｈが低く抑えられるので、NAND回路全体の演算速度が
高く維持される。さらに、電源電位Ｖｃｃを低い値に抑
えてNAND回路を動作させること、すなわち、NAND回路の
低電圧動作も可能となる。
【０１０５】図２３に示す半導体装置６６は、二入力型
のNOR回路を含んでいる。このNOR回路は、図２２のNAND
回路とは、相補的な関係をなしている。すなわち、接地
電位GNDを伝達する電源配線と電源電位Ｖｃｃを伝達す
る電源配線の間に、４個のMOSFETＱ１〜Ｑ４が接続され
ている。MOSFETＱ１およびＱ２は、ｐチャネル型のMOSF
ETであり、互いに直列に接続されている。そして、MOSF
ETＱ１のソース電極が、電源電位Ｖｃｃの電源配線に接
続されている。
のNOR回路を含んでいる。このNOR回路は、図２２のNAND
回路とは、相補的な関係をなしている。すなわち、接地
電位GNDを伝達する電源配線と電源電位Ｖｃｃを伝達す
る電源配線の間に、４個のMOSFETＱ１〜Ｑ４が接続され
ている。MOSFETＱ１およびＱ２は、ｐチャネル型のMOSF
ETであり、互いに直列に接続されている。そして、MOSF
ETＱ１のソース電極が、電源電位Ｖｃｃの電源配線に接
続されている。
【０１０６】これに対して、MOSFETＱ３およびＱ４は、
ｎチャネル型のMOSFETであり、互いに並列に接続されて
いる。そして、それらのソース電極が、接地電位GNDの
電源配線に共通に接続されている。また、MOSFETＱ３お
よびＱ４のドレイン電極は、MOSFETＱ２のドレイン電極
に接続されている。MOSFETＱ３とMOSFETＱ４の接続部
が、出力部OUTとして機能する。
ｎチャネル型のMOSFETであり、互いに並列に接続されて
いる。そして、それらのソース電極が、接地電位GNDの
電源配線に共通に接続されている。また、MOSFETＱ３お
よびＱ４のドレイン電極は、MOSFETＱ２のドレイン電極
に接続されている。MOSFETＱ３とMOSFETＱ４の接続部
が、出力部OUTとして機能する。
【０１０７】MOSFETＱ１とMOSFETＱ４のゲート電極は共
通に入力部IN1へ接続され、MOSFETＱ２とMOSFETＱ３の
ゲート電極は共通に入力部IN2へ接続されている。その
結果、二つの入力部IN1,IN2に入力された論理信号の、N
ORに相当する論理信号が、演算結果として、出力部OUT
に出力される。
通に入力部IN1へ接続され、MOSFETＱ２とMOSFETＱ３の
ゲート電極は共通に入力部IN2へ接続されている。その
結果、二つの入力部IN1,IN2に入力された論理信号の、N
ORに相当する論理信号が、演算結果として、出力部OUT
に出力される。
【０１０８】MOSFETＱ１，Ｑ２には、ボディ電位Ｖｂと
して、ともに、電源電位Ｖｃｃが付与されている。MOSF
ETＱ２と電源電位Ｖｃｃの電源配線との間には、MOSFET
Ｑ１が介在するために、MOSFETＱ２のソース電位Ｖｓ
は、電源電位Ｖｃｃに一致するとは限らない。これに対
して、MOSFETＱ１では、ボディ電位Ｖｂは、ソース電位
を基準として、常にゼロに保持される。すなわち、ボデ
ィ電位Ｖｂの大きさに関して、この回路のMOSFETＱ１，
Ｑ２は、図２２のMOSFETＱ１，Ｑ２と同等の関係にあ
る。
して、ともに、電源電位Ｖｃｃが付与されている。MOSF
ETＱ２と電源電位Ｖｃｃの電源配線との間には、MOSFET
Ｑ１が介在するために、MOSFETＱ２のソース電位Ｖｓ
は、電源電位Ｖｃｃに一致するとは限らない。これに対
して、MOSFETＱ１では、ボディ電位Ｖｂは、ソース電位
を基準として、常にゼロに保持される。すなわち、ボデ
ィ電位Ｖｂの大きさに関して、この回路のMOSFETＱ１，
Ｑ２は、図２２のMOSFETＱ１，Ｑ２と同等の関係にあ
る。
【０１０９】したがって、MOSFETＱ２のチャネル幅Ｗ
は、MOSFETＱ１のチャネル幅Ｗよりも大きく設定され
る。しかも、MOSFETＱ２では、チャネル幅Ｗは、飽和開
始幅よりも広く設定される。それによって、MOSFETＱ２
のボディ電位Ｖｂが基準ボディ電位Ｖb0を超えて正の方
向に大きくなっても、ゲート閾電圧Ｖｔｈは上昇するこ
となく、飽和値に抑えられる。
は、MOSFETＱ１のチャネル幅Ｗよりも大きく設定され
る。しかも、MOSFETＱ２では、チャネル幅Ｗは、飽和開
始幅よりも広く設定される。それによって、MOSFETＱ２
のボディ電位Ｖｂが基準ボディ電位Ｖb0を超えて正の方
向に大きくなっても、ゲート閾電圧Ｖｔｈは上昇するこ
となく、飽和値に抑えられる。
【０１１０】一方のMOSFETＱ１のチャネル幅Ｗは、飽和
開始幅よりも狭く設定される。これによって、MOSFETＱ
１，Ｑ２の間で、ゲート閾電圧Ｖｔｈの均一性が高めら
れる。また、MOSFETＱ１，Ｑ２の双方のゲート閾電圧Ｖ
ｔｈが低く抑えられるので、NOR回路全体の演算速度が
高く維持される。さらに、NOR回路の低電圧動作も可能
となる。
開始幅よりも狭く設定される。これによって、MOSFETＱ
１，Ｑ２の間で、ゲート閾電圧Ｖｔｈの均一性が高めら
れる。また、MOSFETＱ１，Ｑ２の双方のゲート閾電圧Ｖ
ｔｈが低く抑えられるので、NOR回路全体の演算速度が
高く維持される。さらに、NOR回路の低電圧動作も可能
となる。
【０１１１】図２４に示す半導体装置６７は、２段に縦
続接続されたインバータINV1,INV2、および、それらの
間に介挿され、パストランジスタとして機能するMOSFET
Ｑ５を含んでいる。インバータINV1,INV2の各々は、接
地電位GNDを伝達する電源配線と電源電位Ｖｃｃを伝達
する電源配線の間に介挿され、互いに直列に接続された
ｎチャネル型のMOSFETとｐチャネル型のMOSFETとを備え
ている。
続接続されたインバータINV1,INV2、および、それらの
間に介挿され、パストランジスタとして機能するMOSFET
Ｑ５を含んでいる。インバータINV1,INV2の各々は、接
地電位GNDを伝達する電源配線と電源電位Ｖｃｃを伝達
する電源配線の間に介挿され、互いに直列に接続された
ｎチャネル型のMOSFETとｐチャネル型のMOSFETとを備え
ている。
【０１１２】MOSFETＱ５はｎチャネル型であり、そのソ
ース電極は、インバータINV2の入力部、すなわち、イン
バータINV2に備わる二つのMOSFETのゲート電極の接続部
に、接続されている。そして、MOSFETＱ５のボディ電極
は、接地電位GNDの電源配線に接続されている。すなわ
ち、MOSFETＱ５のボディ電位Ｖｂとして、接地電位GND
が付与されている。
ース電極は、インバータINV2の入力部、すなわち、イン
バータINV2に備わる二つのMOSFETのゲート電極の接続部
に、接続されている。そして、MOSFETＱ５のボディ電極
は、接地電位GNDの電源配線に接続されている。すなわ
ち、MOSFETＱ５のボディ電位Ｖｂとして、接地電位GND
が付与されている。
【０１１３】MOSFETＱ５と接地電位GNDの電源配線との
間には、インバータINV2に属するｎチャネル型のMOSFET
Ｑ６が介在するために、MOSFETＱ５のソース電位Ｖｓ
は、接地電位GNDに一致するとは限らない。一方、MOSFE
TＱ６のボディ電位Ｖｂは、そのソース電位Ｖｓ、すな
わち接地電位GNDに常に一致する。MOSFETＱ５，Ｑ６に
関するこの事情は、MOSFETＱ５，Ｑ６が互いに縦続接続
しているのに対して、図２２に示したMOSFETＱ２，Ｑ１
が互いに直列接続しているという相違点はあるものの、
MOSFETＱ２，Ｑ１における事情と同等である。
間には、インバータINV2に属するｎチャネル型のMOSFET
Ｑ６が介在するために、MOSFETＱ５のソース電位Ｖｓ
は、接地電位GNDに一致するとは限らない。一方、MOSFE
TＱ６のボディ電位Ｖｂは、そのソース電位Ｖｓ、すな
わち接地電位GNDに常に一致する。MOSFETＱ５，Ｑ６に
関するこの事情は、MOSFETＱ５，Ｑ６が互いに縦続接続
しているのに対して、図２２に示したMOSFETＱ２，Ｑ１
が互いに直列接続しているという相違点はあるものの、
MOSFETＱ２，Ｑ１における事情と同等である。
【０１１４】したがって、MOSFETＱ５，Ｑ６の間で、チ
ャネル幅Ｗが異なる大きさに設定されている。すなわ
ち、MOSFETＱ５のチャネル幅Ｗは、MOSFETＱ６のチャネ
ル幅Ｗよりも大きく設定される。しかも、MOSFETＱ５で
は、チャネル幅Ｗは、飽和開始幅よりも広く設定され
る。それによって、MOSFETＱ５のボディ電位Ｖｂが基準
ボディ電位Ｖb0を超えて負の方向に大きくなっても、ゲ
ート閾電圧Ｖｔｈは上昇することなく、飽和値に抑えら
れる。
ャネル幅Ｗが異なる大きさに設定されている。すなわ
ち、MOSFETＱ５のチャネル幅Ｗは、MOSFETＱ６のチャネ
ル幅Ｗよりも大きく設定される。しかも、MOSFETＱ５で
は、チャネル幅Ｗは、飽和開始幅よりも広く設定され
る。それによって、MOSFETＱ５のボディ電位Ｖｂが基準
ボディ電位Ｖb0を超えて負の方向に大きくなっても、ゲ
ート閾電圧Ｖｔｈは上昇することなく、飽和値に抑えら
れる。
【０１１５】一方のMOSFETＱ６のチャネル幅Ｗは、飽和
開始幅よりも狭く設定される。これによって、MOSFETＱ
５，Ｑ６の間で、ゲート閾電圧Ｖｔｈの均一性が高めら
れる。また、MOSFETＱ５，Ｑ６の双方のゲート閾電圧Ｖ
ｔｈが低く抑えられるので、図２４の回路全体の演算速
度が高く維持される。さらに、回路の低電圧動作も可能
となる。
開始幅よりも狭く設定される。これによって、MOSFETＱ
５，Ｑ６の間で、ゲート閾電圧Ｖｔｈの均一性が高めら
れる。また、MOSFETＱ５，Ｑ６の双方のゲート閾電圧Ｖ
ｔｈが低く抑えられるので、図２４の回路全体の演算速
度が高く維持される。さらに、回路の低電圧動作も可能
となる。
【０１１６】＜4.実施の形態４＞飽和開始幅の大きさ
は、厚さＴおよびチャネル長Ｌの双方に依存する。ここ
では、これらの量の間の一般な関係について説明し、そ
の結果に基づいて、実施の形態１および３におけるチャ
ネル幅Ｗに関する条件を、さらに一般的な条件へと拡張
する。
は、厚さＴおよびチャネル長Ｌの双方に依存する。ここ
では、これらの量の間の一般な関係について説明し、そ
の結果に基づいて、実施の形態１および３におけるチャ
ネル幅Ｗに関する条件を、さらに一般的な条件へと拡張
する。
【０１１７】図２５は、図１のMOSFET３２、または、図
５のMOSFET５０を例として、ボディ領域５における空乏
層の構造を拡大して示す平面図である。ソース・ドレイ
ン領域４，６からは、ボディ領域５のチャネル長Ｌの方
向の中央部へ向かって空乏層７５が侵入しており、ボデ
ィ領域５４からは、ボディ領域５のチャネル幅Ｗの方向
の中央部へと向かって空乏層７６が侵入する。
５のMOSFET５０を例として、ボディ領域５における空乏
層の構造を拡大して示す平面図である。ソース・ドレイ
ン領域４，６からは、ボディ領域５のチャネル長Ｌの方
向の中央部へ向かって空乏層７５が侵入しており、ボデ
ィ領域５４からは、ボディ領域５のチャネル幅Ｗの方向
の中央部へと向かって空乏層７６が侵入する。
【０１１８】図２５において、侵入幅Ｗ０は、ボディ領
域５４からの電界がボディ領域５の中に及ぶ範囲を規定
している。図における角度θ、侵入幅Ｗ０、および、チ
ャネル長Ｌの間には、Ｌ／（２・Ｗ０）＝tanθ、の関
係が成立する。チャネル幅Ｗに対して、侵入幅Ｗ０が、
ある一定比率Ｃを占めるとボディバイアス効果が現れ
る。すなわち、Ｗ０／Ｗ＞Ｃ、であれば、ボディバイア
ス効果が現れ、逆に、Ｗ０／Ｗ≦Ｃ、であれば、ボディ
バイアス効果は現れない。したがって、ボディバイアス
効果が現れないためには、Ｌ／Ｗ≦2・tanθ・Ｃ、が条
件となる。
域５４からの電界がボディ領域５の中に及ぶ範囲を規定
している。図における角度θ、侵入幅Ｗ０、および、チ
ャネル長Ｌの間には、Ｌ／（２・Ｗ０）＝tanθ、の関
係が成立する。チャネル幅Ｗに対して、侵入幅Ｗ０が、
ある一定比率Ｃを占めるとボディバイアス効果が現れ
る。すなわち、Ｗ０／Ｗ＞Ｃ、であれば、ボディバイア
ス効果が現れ、逆に、Ｗ０／Ｗ≦Ｃ、であれば、ボディ
バイアス効果は現れない。したがって、ボディバイアス
効果が現れないためには、Ｌ／Ｗ≦2・tanθ・Ｃ、が条
件となる。
【０１１９】図１０の例では、チャネル幅Ｗが飽和開始
幅（＝0.8μm）に一致するときには、Ｌ／Ｗ＝0.35μm
／0.8μm＝0.44、となる。すなわち、厚さＴが100nmで
あるときには、完全空乏化によってゲート閾電圧Ｖｔｈ
に飽和現象が現れるためのチャネル幅Ｗに関する、Ｗ≧
0.8μm、という条件は、Ｌ／Ｗ≦0.44、へと一般化する
ことができる。右辺の0.44の値は、厚さＴに依存して変
化する。
幅（＝0.8μm）に一致するときには、Ｌ／Ｗ＝0.35μm
／0.8μm＝0.44、となる。すなわち、厚さＴが100nmで
あるときには、完全空乏化によってゲート閾電圧Ｖｔｈ
に飽和現象が現れるためのチャネル幅Ｗに関する、Ｗ≧
0.8μm、という条件は、Ｌ／Ｗ≦0.44、へと一般化する
ことができる。右辺の0.44の値は、厚さＴに依存して変
化する。
【０１２０】しかしながら、厚さＴがどのような値に設
定されたとしても、比率Ｌ／Ｗが、厚さＴに依存したあ
る基準比率（本明細書では、「飽和開始比率」と称す
る）よりも小さいことが、ゲート閾電圧Ｖｔｈに飽和現
象が現れるための条件であると、一般的に定式化するこ
とができる。この一般的な条件は、実験およびシミュレ
ーションによっても確認されている。
定されたとしても、比率Ｌ／Ｗが、厚さＴに依存したあ
る基準比率（本明細書では、「飽和開始比率」と称す
る）よりも小さいことが、ゲート閾電圧Ｖｔｈに飽和現
象が現れるための条件であると、一般的に定式化するこ
とができる。この一般的な条件は、実験およびシミュレ
ーションによっても確認されている。
【０１２１】したがって、実施の形態１および３で述べ
たチャネル幅Ｗに関する条件、すなわち、チャネル幅Ｗ
が飽和開始幅よりも大きいという条件は、比率Ｌ／Ｗが
飽和開始比率よりも小さいという条件へと、拡張するこ
とが可能である。この拡張された条件は、厚さＴおよび
チャネル幅Ｗが与えられたときに、チャネル長Ｌが、チ
ャネル幅Ｗと飽和開始比率との積で定義される「飽和開
始長さ」よりも小さい値に設定されることと等価であ
る。このように、チャネル幅Ｗの調整だけでなく、チャ
ネル長Ｌを調整することによっても、完全空乏化に由来
するゲート閾電圧Ｖｔｈの飽和現象を現出することが可
能となる。
たチャネル幅Ｗに関する条件、すなわち、チャネル幅Ｗ
が飽和開始幅よりも大きいという条件は、比率Ｌ／Ｗが
飽和開始比率よりも小さいという条件へと、拡張するこ
とが可能である。この拡張された条件は、厚さＴおよび
チャネル幅Ｗが与えられたときに、チャネル長Ｌが、チ
ャネル幅Ｗと飽和開始比率との積で定義される「飽和開
始長さ」よりも小さい値に設定されることと等価であ
る。このように、チャネル幅Ｗの調整だけでなく、チャ
ネル長Ｌを調整することによっても、完全空乏化に由来
するゲート閾電圧Ｖｔｈの飽和現象を現出することが可
能となる。
【０１２２】図２２のMOSFETＱ１，Ｑ２に関して例示す
ると、これらのチャネル幅Ｗを互いに同一にして、MOSF
ETＱ２のチャネル長ＬをMOSFETＱ１のチャネル長Ｌより
も小さく設定するとよい。このとき、MOSFETＱ２では、
チャネル長Ｌは飽和開始長さより小さく設定され、MOSF
ETＱ１のチャネル長Ｌは飽和開始長さよりも大きく設定
される。
ると、これらのチャネル幅Ｗを互いに同一にして、MOSF
ETＱ２のチャネル長ＬをMOSFETＱ１のチャネル長Ｌより
も小さく設定するとよい。このとき、MOSFETＱ２では、
チャネル長Ｌは飽和開始長さより小さく設定され、MOSF
ETＱ１のチャネル長Ｌは飽和開始長さよりも大きく設定
される。
【０１２３】＜5.実施の形態５＞以上の実施の形態で
は、PDモードのMOSFETと同等に形成され、FDモードとし
て使用されるMOSFETを備える半導体装置の様々な形態を
提示した。実施の形態５では、PDモードのままで動作
し、しかも、基板バイアス効果を積極的に利用するMOSF
ETを、備える半導体装置について説明する。
は、PDモードのMOSFETと同等に形成され、FDモードとし
て使用されるMOSFETを備える半導体装置の様々な形態を
提示した。実施の形態５では、PDモードのままで動作
し、しかも、基板バイアス効果を積極的に利用するMOSF
ETを、備える半導体装置について説明する。
【０１２４】図２６は、実施の形態５の半導体装置の回
路構成を示す回路図である。この装置７７は、DRAMとし
て構成されており、一対のビット線ＢＬ，ＢＬ*の間に
介挿された多数のメモリセルＭＣと、同じく、一対のビ
ット線ＢＬ，ＢＬ*の間に介挿されたセンスアンプ７０
と、ビット線負荷として機能するMOSFET７１，７２と、
電源部７３とを備えている。
路構成を示す回路図である。この装置７７は、DRAMとし
て構成されており、一対のビット線ＢＬ，ＢＬ*の間に
介挿された多数のメモリセルＭＣと、同じく、一対のビ
ット線ＢＬ，ＢＬ*の間に介挿されたセンスアンプ７０
と、ビット線負荷として機能するMOSFET７１，７２と、
電源部７３とを備えている。
【０１２５】MOSFET７１，７２は、電源電位Ｖｃｃを伝
える電源配線と、ビット線ＢＬ，ＢＬ*との間に、それ
ぞれ介挿されている。MOSFET７１，７２は、いずれもｐ
チャネル型であり、ボディ電位Ｖｂとして、電源部７３
によって電源電位Ｖｃｃよりも高い電位が付与されてい
る。センスアンプ７０は、カレントミラー型の差動増幅
器として構成されており、選択信号ＣＳとしてハイレベ
ル（アクティブレベル）の信号が入力されると、ビット
線ＢＬ，ＢＬ*の間の電位差を増幅し、増幅された信号
を出力信号ＯＵＴとして出力する。
える電源配線と、ビット線ＢＬ，ＢＬ*との間に、それ
ぞれ介挿されている。MOSFET７１，７２は、いずれもｐ
チャネル型であり、ボディ電位Ｖｂとして、電源部７３
によって電源電位Ｖｃｃよりも高い電位が付与されてい
る。センスアンプ７０は、カレントミラー型の差動増幅
器として構成されており、選択信号ＣＳとしてハイレベ
ル（アクティブレベル）の信号が入力されると、ビット
線ＢＬ，ＢＬ*の間の電位差を増幅し、増幅された信号
を出力信号ＯＵＴとして出力する。
【０１２６】ビット線負荷であるMOSFET７１，７２によ
る電圧降下が大きいほど、センスアンプ７０のゲインは
高くなる。MOSFET７１，７２による電圧降下の大きさ
は、MOSFET７１，７２のゲート閾電圧Ｖｔｈに略一致す
る。したがって、センスアンプ７０のゲインを高めるた
めには、MOSFET７１，７２のゲート閾電圧Ｖｔｈが高く
設定されることが望ましい。この要請に応えるために、
MOSFET７１，７２の各々は、例えば、図１１のMOSFET３
２ａと同様に構成される。
る電圧降下が大きいほど、センスアンプ７０のゲインは
高くなる。MOSFET７１，７２による電圧降下の大きさ
は、MOSFET７１，７２のゲート閾電圧Ｖｔｈに略一致す
る。したがって、センスアンプ７０のゲインを高めるた
めには、MOSFET７１，７２のゲート閾電圧Ｖｔｈが高く
設定されることが望ましい。この要請に応えるために、
MOSFET７１，７２の各々は、例えば、図１１のMOSFET３
２ａと同様に構成される。
【０１２７】ただし、チャネル幅Ｗおよびチャネル長Ｌ
は、ゲート閾電圧Ｖｔｈに飽和現象が現れない範囲の値
に設定される。すなわち、比率Ｌ／Ｗは、飽和開始比率
よりも、大きく設定される。例えば、厚さＴが100nmで
あれば、Ｌ／Ｗ＞0.44に設定される。
は、ゲート閾電圧Ｖｔｈに飽和現象が現れない範囲の値
に設定される。すなわち、比率Ｌ／Ｗは、飽和開始比率
よりも、大きく設定される。例えば、厚さＴが100nmで
あれば、Ｌ／Ｗ＞0.44に設定される。
【０１２８】MOSFET７１，７２の各々には、電源部７３
によって、電源電位Ｖｃｃよりも高い電位が、ボディ電
位Ｖｂとして供給される。このため、MOSFET７１，７２
では、基板バイアス効果が現出することにより、ゲート
閾電圧Ｖｔｈが高められる。その結果、センスアンプ７
０のゲインが高められる。比率Ｌ／Ｗが飽和開始比率よ
りも大きく設定されているので、MOSFET７１，７２は、
ボディ電位Ｖｂに高い電位が付与されても、FDモードと
しては動作することはなく、PDモードで動作する。
によって、電源電位Ｖｃｃよりも高い電位が、ボディ電
位Ｖｂとして供給される。このため、MOSFET７１，７２
では、基板バイアス効果が現出することにより、ゲート
閾電圧Ｖｔｈが高められる。その結果、センスアンプ７
０のゲインが高められる。比率Ｌ／Ｗが飽和開始比率よ
りも大きく設定されているので、MOSFET７１，７２は、
ボディ電位Ｖｂに高い電位が付与されても、FDモードと
しては動作することはなく、PDモードで動作する。
【０１２９】このように、装置７７には、比率Ｌ／Ｗが
飽和開始比率よりも大きく設定されたMOSFETが備わって
おり、しかも、このMOSFETでは、基板バイアス効果を積
極的に引き出すことにより、ゲート閾電圧Ｖｔｈが高く
設定されている。また、MOSFET７１，７２は、PDモード
で動作し得るMOSFETとして構成されるので、ＳＯＩ層
は、十分に厚く設定される。このため、ソース・ドレイ
ン領域４，６の抵抗が低いという利点、主電極１５，１
６のためのコンタクトホールの形成が容易であるという
利点、および、ソース・ドレイン領域４，６の表面にシ
リサイド層２１，２２を容易に形成し得るという利点
が、MOSFET３２ａと同様に得られる。
飽和開始比率よりも大きく設定されたMOSFETが備わって
おり、しかも、このMOSFETでは、基板バイアス効果を積
極的に引き出すことにより、ゲート閾電圧Ｖｔｈが高く
設定されている。また、MOSFET７１，７２は、PDモード
で動作し得るMOSFETとして構成されるので、ＳＯＩ層
は、十分に厚く設定される。このため、ソース・ドレイ
ン領域４，６の抵抗が低いという利点、主電極１５，１
６のためのコンタクトホールの形成が容易であるという
利点、および、ソース・ドレイン領域４，６の表面にシ
リサイド層２１，２２を容易に形成し得るという利点
が、MOSFET３２ａと同様に得られる。
【０１３０】さらに、MOSFET７１，７２は、PDモードで
動作するにも関わらず、空乏層１２の直下に位置するｐ
型半導体領域１１（図１１）は、フローティングにはな
っておらず、ボディ電位Ｖｂとして電源電位Ｖｃｃより
も高い電位が付与されている。このため、MOSFET７１，
７２は、従来装置１５１とは異なり、ゲート閾電圧Ｖｔ
ｈの不安定性の問題やリーク電流の増大の問題も緩和な
いし解消される。
動作するにも関わらず、空乏層１２の直下に位置するｐ
型半導体領域１１（図１１）は、フローティングにはな
っておらず、ボディ電位Ｖｂとして電源電位Ｖｃｃより
も高い電位が付与されている。このため、MOSFET７１，
７２は、従来装置１５１とは異なり、ゲート閾電圧Ｖｔ
ｈの不安定性の問題やリーク電流の増大の問題も緩和な
いし解消される。
【０１３１】なお、図２６には、ビット線負荷として機
能するMOSFET７１，７２が、ｐチャネル型である例を示
した。しかしながら、ｎチャネル型のMOSFETをビット線
負荷として備えるDRAMを構成することも、同様に可能で
あることは、言うまでもない。また、DRAMに限らず、ビ
ット線、ビット線負荷、および、センスアンプを有する
半導体メモリ一般に対しても、ビット線負荷をMOSFET７
１，７２と同様のMOSFETで構成することが可能であり、
同様の効果が得られる。
能するMOSFET７１，７２が、ｐチャネル型である例を示
した。しかしながら、ｎチャネル型のMOSFETをビット線
負荷として備えるDRAMを構成することも、同様に可能で
あることは、言うまでもない。また、DRAMに限らず、ビ
ット線、ビット線負荷、および、センスアンプを有する
半導体メモリ一般に対しても、ビット線負荷をMOSFET７
１，７２と同様のMOSFETで構成することが可能であり、
同様の効果が得られる。
【０１３２】さらに、基板バイアス効果を積極的に利用
するMOSFET７１，７２は、上記のように、半導体メモリ
において、顕著な効果を奏するものであるが、その適用
対象は、半導体メモリに限定されるものではない。高い
ゲート閾電圧Ｖｔｈを必要とするMOSFETを有するＳＯＩ
型の半導体装置一般において、MOSFET７１，７２と同様
に、基板バイアス効果を積極的に利用することが可能で
ある。
するMOSFET７１，７２は、上記のように、半導体メモリ
において、顕著な効果を奏するものであるが、その適用
対象は、半導体メモリに限定されるものではない。高い
ゲート閾電圧Ｖｔｈを必要とするMOSFETを有するＳＯＩ
型の半導体装置一般において、MOSFET７１，７２と同様
に、基板バイアス効果を積極的に利用することが可能で
ある。
【０１３３】＜6.変形例＞図３、図４、図１２、また
は、図１３に示した半導体装置において、チャネル長Ｌ
およびチャネル幅Ｗを、ゲート閾電圧Ｖｔｈが飽和しな
い範囲の値、すなわち、比率Ｌ／Ｗ＞飽和開始比率、が
満たされる範囲の値に設定することも可能である。この
とき、装置を、FDモードで動作させることはできない
が、ボディ領域をフローティングにすることなく、ボデ
ィ領域の空乏層を拡大する向きにボディ電位Ｖｂを印加
しつつ（すなわち、基板バイアスを印加しつつ）、装置
を動作させることができる。このため、ゲート閾電圧Ｖ
ｔｈの不安定性の問題やリーク電流の増大の問題が、緩
和ないし解消される。
は、図１３に示した半導体装置において、チャネル長Ｌ
およびチャネル幅Ｗを、ゲート閾電圧Ｖｔｈが飽和しな
い範囲の値、すなわち、比率Ｌ／Ｗ＞飽和開始比率、が
満たされる範囲の値に設定することも可能である。この
とき、装置を、FDモードで動作させることはできない
が、ボディ領域をフローティングにすることなく、ボデ
ィ領域の空乏層を拡大する向きにボディ電位Ｖｂを印加
しつつ（すなわち、基板バイアスを印加しつつ）、装置
を動作させることができる。このため、ゲート閾電圧Ｖ
ｔｈの不安定性の問題やリーク電流の増大の問題が、緩
和ないし解消される。
【０１３４】また、ＳＯＩ層が、従来のPDモードのMOSF
ETと同等に厚く設定されるので、ソース・ドレイン領域
の抵抗が低いという利点、主電極のためのコンタクトホ
ールの形成が容易であるという利点、および、ソース・
ドレイン領域にシリサイド層を容易に形成し得るという
利点は、図３などの装置と同様に得られる。
ETと同等に厚く設定されるので、ソース・ドレイン領域
の抵抗が低いという利点、主電極のためのコンタクトホ
ールの形成が容易であるという利点、および、ソース・
ドレイン領域にシリサイド層を容易に形成し得るという
利点は、図３などの装置と同様に得られる。
【０１３５】
【発明の効果】第１の発明の装置では、PDモードで動作
する従来のMOSFETと同等にＳＯＩ層が厚く形成されるの
で、ソース領域およびドレイン領域が抵抗が低く抑えら
れる。また、ソース領域およびドレイン領域に主電極を
接続するためのコンタクトホールの形成が容易である。
さらに、ソース領域およびドレイン領域の表面に半導体
金属化合物層を安定的に形成することができる。また、
ボディ領域を、フローティングまたはソース領域と同電
位にすることなく、基板バイアスを印加しつつ、装置を
動作させることができる。このため、ゲート閾電圧の不
安定性の問題やリーク電流の増大の問題が緩和ないし解
消される。
する従来のMOSFETと同等にＳＯＩ層が厚く形成されるの
で、ソース領域およびドレイン領域が抵抗が低く抑えら
れる。また、ソース領域およびドレイン領域に主電極を
接続するためのコンタクトホールの形成が容易である。
さらに、ソース領域およびドレイン領域の表面に半導体
金属化合物層を安定的に形成することができる。また、
ボディ領域を、フローティングまたはソース領域と同電
位にすることなく、基板バイアスを印加しつつ、装置を
動作させることができる。このため、ゲート閾電圧の不
安定性の問題やリーク電流の増大の問題が緩和ないし解
消される。
【０１３６】また、基板バイアスを印加するための電圧
を外部から供給する必要がないので、基板バイアスを印
加するための電圧を中継する端子を設置する必要がな
い。さらに、装置内部の配線を短くすることができる。
また、装置の使用に際して、特別の電源を準備する必要
がないので、使用上の利便性が高い。
を外部から供給する必要がないので、基板バイアスを印
加するための電圧を中継する端子を設置する必要がな
い。さらに、装置内部の配線を短くすることができる。
また、装置の使用に際して、特別の電源を準備する必要
がないので、使用上の利便性が高い。
【０１３７】第２の発明の装置では、PDモードで動作す
る従来のMOSFETと同等にＳＯＩ層が厚く形成されるの
で、ソース領域およびドレイン領域が抵抗が低く抑えら
れる。また、ソース領域およびドレイン領域に主電極を
接続するためのコンタクトホールの形成が容易である。
さらに、ソース領域およびドレイン領域の表面に半導体
金属化合物層を安定的に形成することができる。また、
ボディ領域を、フローティングまたはソース領域と同電
位にすることなく、基板バイアスを印加しつつ、装置を
動作させることができる。このため、ゲート閾電圧の不
安定性の問題やリーク電流の増大の問題が、緩和ないし
解消される。
る従来のMOSFETと同等にＳＯＩ層が厚く形成されるの
で、ソース領域およびドレイン領域が抵抗が低く抑えら
れる。また、ソース領域およびドレイン領域に主電極を
接続するためのコンタクトホールの形成が容易である。
さらに、ソース領域およびドレイン領域の表面に半導体
金属化合物層を安定的に形成することができる。また、
ボディ領域を、フローティングまたはソース領域と同電
位にすることなく、基板バイアスを印加しつつ、装置を
動作させることができる。このため、ゲート閾電圧の不
安定性の問題やリーク電流の増大の問題が、緩和ないし
解消される。
【０１３８】第３の発明の装置では、比率Ｌ／Ｗが、飽
和開始比率よりも小さく設定されているので、MOSFETの
ゲート閾電圧が、飽和値ないしそれ以下に抑えられる。
このため、装置が、低い電源電圧でも動作し得る。ま
た、ソース領域とボディ領域との間に印加される電圧
を、ゲート閾電圧が飽和する高さに設定することによっ
て、PDモードからFDモードへの転換を実現し、スイッチ
ング特性を改善することが可能となる。
和開始比率よりも小さく設定されているので、MOSFETの
ゲート閾電圧が、飽和値ないしそれ以下に抑えられる。
このため、装置が、低い電源電圧でも動作し得る。ま
た、ソース領域とボディ領域との間に印加される電圧
を、ゲート閾電圧が飽和する高さに設定することによっ
て、PDモードからFDモードへの転換を実現し、スイッチ
ング特性を改善することが可能となる。
【０１３９】第４の発明の装置では、比率Ｌ／Ｗが、飽
和開始比率よりも小さく設定され、しかも、ソース領域
とボディ領域との間に印加される電圧が、ゲート閾電圧
が飽和する高さに設定されているので、MOSFETがFDモー
ドで動作する。このため、理想的なＳファクタが得ら
れ、望ましいスイッチング特性が実現する。また、ゲー
ト閾電圧が飽和値となるので、装置が低い電源電圧で動
作し得る。また、ソース領域とボディ領域との間に電圧
を印加することによって、PDモードからFDモードへの転
換が実現しているために、ゲート閾電圧の設定が容易で
ある。
和開始比率よりも小さく設定され、しかも、ソース領域
とボディ領域との間に印加される電圧が、ゲート閾電圧
が飽和する高さに設定されているので、MOSFETがFDモー
ドで動作する。このため、理想的なＳファクタが得ら
れ、望ましいスイッチング特性が実現する。また、ゲー
ト閾電圧が飽和値となるので、装置が低い電源電圧で動
作し得る。また、ソース領域とボディ領域との間に電圧
を印加することによって、PDモードからFDモードへの転
換が実現しているために、ゲート閾電圧の設定が容易で
ある。
【０１４０】第５の発明の装置では、ゲート電極が中間
ギャップ材料で構成されるので、ゲート閾電圧を高めに
設定することができる。すなわち、ゲート閾電圧が飽和
値にあっても、ゲート電極の材料として、多種類の中間
ギャップ材料の中から適宜選択することによって、ゲー
ト閾電圧を所望の程度に引き上げることが可能となる。
それによって、ゲート閾電圧に関する設計の自由度が拡
大される。
ギャップ材料で構成されるので、ゲート閾電圧を高めに
設定することができる。すなわち、ゲート閾電圧が飽和
値にあっても、ゲート電極の材料として、多種類の中間
ギャップ材料の中から適宜選択することによって、ゲー
ト閾電圧を所望の程度に引き上げることが可能となる。
それによって、ゲート閾電圧に関する設計の自由度が拡
大される。
【０１４１】第６の発明の装置では、比率Ｌ／Ｗが、飽
和開始比率よりも大きく設定されているので、基板バイ
アス効果によって、ゲート閾電圧を高くすることができ
る。
和開始比率よりも大きく設定されているので、基板バイ
アス効果によって、ゲート閾電圧を高くすることができ
る。
【０１４２】第７の発明の装置では、基板バイアス効果
によってゲート閾電圧を高くしたMOSFETが、ビット線負
荷として用いられているので、センスアンプのゲインが
高められる。
によってゲート閾電圧を高くしたMOSFETが、ビット線負
荷として用いられているので、センスアンプのゲインが
高められる。
【０１４３】第８の発明の装置では、ソース領域とボデ
ィ領域との間に印加される電圧は、第１のMOSFETに比べ
て第２のMOSFETの方が高くなる。これに対して、比率Ｌ
／Ｗが、第１のMOSFETでは飽和開始比率よりも大きく、
第２のMOSFETでは飽和開始比率よりも小さく設定される
ので、双方のMOSFETの間で、ゲート閾電圧の均一性が高
められる。
ィ領域との間に印加される電圧は、第１のMOSFETに比べ
て第２のMOSFETの方が高くなる。これに対して、比率Ｌ
／Ｗが、第１のMOSFETでは飽和開始比率よりも大きく、
第２のMOSFETでは飽和開始比率よりも小さく設定される
ので、双方のMOSFETの間で、ゲート閾電圧の均一性が高
められる。
【０１４４】第９の発明の装置では、第１および第２の
MOSFETの間で、チャネル長とチャネル幅のいずれかが共
通の値に設定され、他方のチャネル幅あるいはチャネル
長のみが異なる値とされる。このため、パターン設計な
どの装置の設計が容易であるという効果が得られる。
MOSFETの間で、チャネル長とチャネル幅のいずれかが共
通の値に設定され、他方のチャネル幅あるいはチャネル
長のみが異なる値とされる。このため、パターン設計な
どの装置の設計が容易であるという効果が得られる。
【０１４５】第１０の発明の装置では、ソース領域およ
びドレイン領域の表面に半導体金属化合物層が形成され
ているので、これらの領域と主電極との間の接触抵抗
を、低く抑えることができる。また、PDモードで動作す
る従来のMOSFETと同等にＳＯＩ層が厚く形成されるの
で、半導体金属化合物層が、剥がれ難く、安定する。
びドレイン領域の表面に半導体金属化合物層が形成され
ているので、これらの領域と主電極との間の接触抵抗
を、低く抑えることができる。また、PDモードで動作す
る従来のMOSFETと同等にＳＯＩ層が厚く形成されるの
で、半導体金属化合物層が、剥がれ難く、安定する。
【図１】 実施の形態１の装置の正面断面図である。
【図２】 実施の形態１の装置の動作説明図である。
【図３】 実施の形態１の装置の全体概略図である。
【図４】 実施の形態１の別の装置の全体概略図であ
る。
る。
【図５】 実施の形態１のボディ領域の一例を示す斜視
図である。
図である。
【図６】 実施の形態１のボディ領域の別の例を示す斜
視図である。
視図である。
【図７】 実施の形態１のボディ領域のさらに別の例を
示す平面図である。
示す平面図である。
【図８】 図７のＸ−Ｘ切断線に沿った断面図である。
【図９】 図５〜図８の装置の特性を比較して示す表形
式の説明図である。
式の説明図である。
【図１０】 Ｖｔｈ対Ｖｂ特性に関する実験結果を示す
グラフである。
グラフである。
【図１１】 実施の形態１の別の導電型の例を示す正面
断面図である。
断面図である。
【図１２】 実施の形態１の別の導電型の例を示す全体
概略図である。
概略図である。
【図１３】 実施の形態１の別の導電型の例を示す全体
概略図である。
概略図である。
【図１４】 実施の形態１のソース・ドレイン領域の別
の例を示す正面断面図である。
の例を示す正面断面図である。
【図１５】 実施の形態２の装置の背景を示す説明図で
ある。
ある。
【図１６】 実施の形態２の装置の背景を示す説明図で
ある。
ある。
【図１７】 実施の形態２の装置の正面断面図である。
【図１８】 実施の形態２の装置の動作を説明するバン
ド図である。
ド図である。
【図１９】 実施の形態２の装置の動作を説明するバン
ド図である。
ド図である。
【図２０】 実施の形態２の装置の動作を説明するバン
ド図である。
ド図である。
【図２１】 実施の形態２の装置の動作を説明するバン
ド図である。
ド図である。
【図２２】 実施の形態３の装置の回路図である。
【図２３】 実施の形態３の別の装置の回路図である。
【図２４】 実施の形態３のさらに別の装置の回路図で
ある。
ある。
【図２５】 実施の形態４の装置の原理を示す説明図で
ある。
ある。
【図２６】 実施の形態５の装置の回路図である。
【図２７】 従来の装置の正面断面図である。
【図２８】 従来の別の装置の正面断面図である。
【図２９】 従来のさらに別の装置の正面断面図であ
る。
る。
【図３０】 Ｓファクタを説明するグラフである。
３ ＳＯＩ層、４ ソース領域、５ ボディ領域、６
ドレイン領域、１２空乏層、１３ ゲート電極、２１，
２２ シリサイド層（半導体金属化合物層）、３１，３
１ａ，４１，４１ａ 半導体チップ、３２，３２ａ，５
０，５１，５２，５３ MOSFET、３３，３４ 端子、４
２，４２ａ 電源部、７０ センスアンプ、７１，７２
ビット線負荷、ＢＬ，ＢＬ* ビット線、Ｌ チャネ
ル長、ＭＣ メモリセル、Ｑ１，Ｑ６ 第１のMOSFET、
Ｑ２，Ｑ５ 第２のMOSFET、Ｔ厚さ、Ｖｔｈ ゲート閾
電圧、Ｗ チャネル幅。
ドレイン領域、１２空乏層、１３ ゲート電極、２１，
２２ シリサイド層（半導体金属化合物層）、３１，３
１ａ，４１，４１ａ 半導体チップ、３２，３２ａ，５
０，５１，５２，５３ MOSFET、３３，３４ 端子、４
２，４２ａ 電源部、７０ センスアンプ、７１，７２
ビット線負荷、ＢＬ，ＢＬ* ビット線、Ｌ チャネ
ル長、ＭＣ メモリセル、Ｑ１，Ｑ６ 第１のMOSFET、
Ｑ２，Ｑ５ 第２のMOSFET、Ｔ厚さ、Ｖｔｈ ゲート閾
電圧、Ｗ チャネル幅。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F048 AA07 AB01 AB04 AC03 BA09 BA16 BB01 BB05 BB08 BB09 BB17 BC06 BC16 BD02 BD09 BF06 BG01 BG13 BH02 DA25
Claims (10)
- 【請求項１】 ＳＯＩ層を有する半導体チップに回路要
素が形成されている半導体装置において、 前記回路要素として、MOSFETと電源部とを備え、 前記MOSFETは、前記ＳＯＩ層に選択的に形成された、ソ
ース領域、ドレイン領域、および、前記ソース領域と前
記ドレイン領域とに挟まれたボディ領域を備え、 前記ＳＯＩ層の厚さは、前記ボディ領域がフローティン
グの条件下および前記ソース領域と同一の電位が付与さ
れた条件下では完全空乏化しない大きさに、設定されて
おり、 前記電源部は、一定の大きさの電圧を生成し、前記ソー
ス領域と前記ボディ領域との間に、前記ボディ領域に発
生する空乏層を拡大する向きに、前記電圧を供給する半
導体装置。 - 【請求項２】 ＳＯＩ層を有する半導体チップに回路要
素が形成されている半導体装置において、 前記回路要素として、MOSFETを備え、 前記MOSFETは、前記ＳＯＩ層に選択的に形成された、ソ
ース領域、ドレイン領域、および、前記ソース領域と前
記ドレイン領域とに挟まれたボディ領域を備え、 前記ＳＯＩ層の厚さは、前記ボディ領域がフローティン
グの条件下および前記ソース領域と同一の電位が付与さ
れた条件下では完全空乏化しない大きさに、設定されて
おり、 前記半導体装置は、外部から電圧の供給を受け、当該電
圧を前記ソース領域と前記ボディ領域へと中継する端子
を、さらに備える半導体装置。 - 【請求項３】 請求項１または請求項２に記載の半導体
装置において、 前記MOSFETのチャネル長Ｌとチャネル幅Ｗの比率Ｌ／Ｗ
が、飽和開始比率よりも小さく設定されている半導体装
置。 - 【請求項４】 請求項１に記載の半導体装置において、 前記MOSFETのチャネル長Ｌとチャネル幅Ｗの比率Ｌ／Ｗ
が、飽和開始比率よりも小さく設定され、 前記電圧が、前記MOSFETのゲート閾電圧が飽和する高さ
に設定されている半導体装置。 - 【請求項５】 請求項３または請求項４に記載の半導体
装置において、 前記MOSFETが、前記ボディ領域に絶縁層を挟んで対向
し、しかも、中間ギャップ材料で構成されるゲート電極
を、さらに備える半導体装置。 - 【請求項６】 請求項１に記載の半導体装置において、 前記MOSFETのチャネル長Ｌとチャネル幅Ｗの比率Ｌ／Ｗ
が、飽和開始比率よりも大きく設定されている半導体装
置。 - 【請求項７】 請求項６に記載の半導体装置において、 前記回路要素として、メモリセル、当該メモリセルに接
続されたビット線、および、前記ビット線に接続された
センスアンプを、さらに備え、 前記MOSFETが、ビット線負荷として、前記ビット線に接
続されている半導体装置。 - 【請求項８】 ＳＯＩ層を有する半導体チップに回路要
素が形成されている半導体装置において、 前記回路要素として、第１および第２のMOSFET、およ
び、電源配線を備え、 前記第１および第２のMOSFETの各々は、前記ＳＯＩ層に
選択的に形成された、ソース領域、ドレイン領域、およ
び、前記ソース領域と前記ドレイン領域とに挟まれたボ
ディ領域を備え、 前記ＳＯＩ層の厚さは、前記第１および第２のMOSFETの
各々の前記ボディ領域がフローティングの条件下および
前記ソース領域と同一の電位が付与された条件下では完
全空乏化しない大きさに、設定されており、 前記第１のMOSFETに属する前記ソース領域および前記ボ
ディ領域は、ともに、前記電源配線に接続されており、 前記第２のMOSFETに属する前記ソース領域と前記電源配
線との間には、前記第１のMOSFETが介在しており、 前記第２のMOSFETに属する前記ボディ領域は、前記電源
配線に接続されており、 前記第１のMOSFETのチャネル長Ｌとチャネル幅Ｗの比率
Ｌ／Ｗが、飽和開始比率よりも大きく設定されており、 前記第２のMOSFETのチャネル長Ｌとチャネル幅Ｗの比率
Ｌ／Ｗが、飽和開始比率よりも小さく設定されている半
導体装置。 - 【請求項９】 請求項８に記載の半導体装置において、 前記第１および第２のMOSFETの間で、前記チャネル長と
前記チャネル幅のいずれか一方の大きさが、同一に設定
されている半導体装置。 - 【請求項１０】 請求項１ないし請求項９のいずれかに
記載の半導体装置において、 前記ソース領域および前記ドレイン領域の表面に半導体
金属化合物層が形成されている半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22428498A JP4360702B2 (ja) | 1998-08-07 | 1998-08-07 | 半導体装置 |
| US09/265,697 US6414353B1 (en) | 1998-08-07 | 1999-03-10 | TFT with partially depleted body |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22428498A JP4360702B2 (ja) | 1998-08-07 | 1998-08-07 | 半導体装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2000058842A true JP2000058842A (ja) | 2000-02-25 |
| JP2000058842A5 JP2000058842A5 (ja) | 2005-10-27 |
| JP4360702B2 JP4360702B2 (ja) | 2009-11-11 |
Family
ID=16811370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22428498A Expired - Lifetime JP4360702B2 (ja) | 1998-08-07 | 1998-08-07 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6414353B1 (ja) |
| JP (1) | JP4360702B2 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
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