JP4792397B2 - 完全空乏型シリコン・オン・インシュレータのｃｍｏｓロジック - Google Patents

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Description

本発明はシリコン・オン・インシュレータデバイスに関し、より詳細には、完全空乏型シリコン・オン・インシュレータロジックに関する。
コンピュータやその他の電子デバイスの動作速度及び処理能力の向上に伴い、デバイスを構成する集積回路にもより高い性能が求められている。集積回路の動作を高速化する方法の１つとして、デバイスを構成するトランジスタのサイズを小さくすることが挙げられる。しかし、トランジスタを微細化及び高速化すると、トランジスタの動作速度に対してトランジスタ間の接続に伴う遅延が大きくなる。
集積回路を高速化させる別の技術として、別の半導体を用いることが挙げられる。例えば、シリコン・オン・インシュレータ（ＳＯＩ）技術によれば、同等のＣＭＯＳ技術と比較して性能が２５〜３５％向上する。ＳＯＩは、シリコン酸化物やガラス等の絶縁層の上にシリコン薄膜層を形成する技術である。ＳＯＩによるこの薄膜層を用いてトランジスタが形成される。ＳＯＩ層を用いることで、トランジスタの容量が減少し、トランジスタの動作が高速化する。
図１には、一般的なＳＯＩ半導体が示されている。絶縁層１０２上のシリコン層１０１にはトランジスタが形成される。絶縁層１０２は、基板１０３の上部に形成される。シリコン層１０１の内部には、ドレイン／ソース領域１０５、１０６が形成される。部分空乏化したチャネル１０９の上方にはゲート１０７が形成される。空乏化した領域１１２の内部には、部分空乏化により生じた浮遊ボディ１１０が形成される。
しかし、ＳＯＩ技術には、いくつかの重大な技術的課題が存在する。ＳＯＩトランジスタに用いられるシリコン膜は、完全な結晶性シリコンとしなければならない。しかし、絶縁層は結晶性ではない。絶縁層の結晶特性は、純度の高いシリコンの結晶特性と大きく異なるため、完全な結晶性シリコン・オン・インシュレータを作成すること、すなわち、他の絶縁体とともに完全な結晶性シリコンを作成することは非常に困難である。完全な結晶性シリコンが得られない場合、ＳＯＩ膜上には欠陥が生じることになる。この場合、トランジスタの性能が低下してしまう。
さらに、埋め込み領域がｐ型ボディに接すると、ボディ領域に非常に高い抵抗が生じる。特にトランジスタの幅が広い場合そのようになる。衝突イオン化により、この抵抗を介して高い電流が生じ、ボディに順バイアスがかかり、過渡電流を生じさせる。
上記浮遊ボディの影響に対する別の対応として、完全空乏型シリコン・オン・サファイア（ＳＯＳ）半導体がある。この種類の半導体は、部分空乏化されたシリコン層、すなわち、浮遊ボディを有さない。しかし、ＳＯＳ半導体には、トランジスタの動作が飽和領域にあるとき、ドレイン電圧が増加すると、ドレイン電流が一定にならないという問題が存在する。換言すると、電流がより高い値にキンクを生じる。また、浮遊ボディにおける又はソース近傍における電荷の蓄積が好ましいものでないことは明らかである。
上記の理由により、及び、本明細書を読み、その内容を理解することで当業者に明らかとなる後述する他の理由により、ＳＯＩ技術を用いた部分空乏型ＣＭＯＳデバイスにおける浮遊ボディの不必要な影響を制御する方法が求められている。
浮遊ボディの不必要な影響に関する上述の課題及びその他の課題は、本発明により解決され、また、以下の説明を読み、その内容を検討することにより理解されよう。
本発明は、シリコン・オン・インシュレータデバイスにおいて完全空乏化されたボディ構造体を生成する方法に係るものである。この方法では、ボディ構造体に接続された引き出し線を形成する。そして、引き出し電圧を印加することにより、前記引き出し線を逆方向にバイアスし、ボディ構造体における少数キャリアを取り除く。
本発明のさらに別の実施形態は、上記内容から派生した方法及び装置を含む。
以下、添付の図面を参照しつつ、本発明について詳述する。添付図面は、本願開示の一部を構成するものであり、これらの図面に基づき、本発明に係る特定の実施形態が示される。各図面において、実質的に同様の構成要素には、同一の参照符号を付すものとする。各実施形態は、当業者が本発明を実施可能な程度に開示される。本発明の範囲から外れない限り、他の実施形態も可能であり、また、構造的、論理的及び電気的変更も可能である。従って、以下の説明は、限定的に解釈すべきではなく、本発明の範囲は、添付の特許請求の範囲及びその均等の範囲によってのみ決定される。
図２には、本発明に係るシリコン・オン・インシュレータ（ＳＯＩ）ＮＭＯＳトランジスタの一実施形態の頂面図が示されている。本発明では、ボディへの接続部（引き出し線（ｅｘｔｒａｃｔｏｒｓ）としても知られる。）に対して逆方向のバイアスをかけることで、完全空乏型トランジスタを形成する。引き出し線を用いることで、部分空乏型ＭＯＳデバイスのボディ領域から少数キャリアが取り除かれる。これにより、デバイスが飽和モードで動作する際、ドレイン電圧が増加するとドレイン電流が一定に保持されないという効果が抑制される。
図２に示すＳＯＩトランジスタは、２つのドレイン／ソース領域２０１、２０２を備える。一実施形態において、ドレイン／ソース領域２０１、２０２は、シリコン層内に形成されたｎ＋型ウェルにより形成される。ドレイン／ソース領域２０１、２０２の幅は、Ｗで示されている。一実施形態において、幅Ｗは、１ミクロン以下である。その他の値の幅も可能である。別の実施形態において、１ミクロンを超える幅のトランジスタは、並列トランジスタを介して実現可能である。
２つのドレイン／ソース領域２０１、２０２の略近傍のシリコン層には、ｐ＋型領域の引き出し線２０５が形成される。ＰＭＯＳデバイス等の別の実施形態では、引き出し線２０５は、ｎ＋型シリコン領域として実現できる。ドレイン／ソース領域２０１、２０２の中間の上方にはゲート２０７が形成される。
図３には、本発明に係る逆方向にバイアスされた引き出し線を用いるＳＯＩインバータの一実施形態の断面図が示されている。このインバータは、２つのトランジスタ、すなわち、ＮＭＯＳデバイス３２０及びＰＭＯＳデバイス３２１を有する。各トランジスタ３２０、３２１は、関連付けられた引き出し線３１０、３１１を備える。各引き出し線３１０、３１１は、各トランジスタのボディ構造体３０１、３０２に接続される。ＮＭＯＳデバイス３２０のボディ構造体３０１は、ｐ型シリコンからなるのに対し、ＰＭＯＳデバイス３２１のボディ構造体３０２は、ｎ型シリコンからなる。
各トランジスタ３２０、３２１は、関連付けられた制御ゲート３０７、３０８を有する。制御ゲート３０７は、ドレイン／ソース領域（図示せず）の上方に配置される。絶縁層３０５及び基板３０６も示されている。
引き出し線３１０、３１１は、基板の電位に対して逆方向にバイアスされる。ＰＭＯＳトランジスタ３２１の引き出し線３０２を逆方向にバイアスするため、ドレイン電圧ＶDDよりも高い電圧が印加される。ＮＭＯＳトランジスタ３２０の引き出し線３０１は、グラウンド電位よりも低い電圧を印加することにより逆方向にバイアスされる。
ここで、当該分野において周知の電荷ポンプ回路により、引き出し線のノードをドレイン電圧ＶDDより高くグラウンドよりも低くバイアスするために必要な別の電圧を生成してもよい。これらの電荷ポンプ回路は、図示されていない。
本発明に係る引き出し線の逆方向へのバイアスにより、浮遊ボディ領域の存在しない完全空乏化状態になるように部分空乏型ＳＯＩ構造体を変化させる。漏れ電流、衝突イオン化又は電離放射により生成される電荷は取り出され、浮遊ボディに又はソース近傍に蓄積されない。漏れ電流又は衝突イオン化により生成される過剰電荷は、拡散電流により取り除かれ、より高い抵抗を有するｐ型ボディ領域に沿ってドリフトしない。
電荷捕獲に基づくフラッシュメモリは周知であり、電子部品に広く用いられている。ビット当たりコストが低く高密度のフラッシュメモリを実現するため、セルの小型化は、最も重要な課題の１つである。従来の平面型・ＮＯＲ型フラッシュメモリセルは、多数の接続部を必要とする。ＮＡＮＤ型フラッシュメモリは、複数のデバイスが直列になったものであり、直列のビットの端部にのみ接続部がある。これにより、非常に高いビット密度を実現する。
窒化物読み出し専用メモリ（ＮＲＯＭ）型のフラッシュメモリデバイスでは、シリコン窒化層における電荷捕獲が用いられる。ＮＲＯＭデバイスは、ＣＭＯＳプロセスにより実現可能である。
近年、ＳＯＩは、ＮＲＯＭフラッシュセルにおいて採用されている。図４には、シリコン・オン・インシュレータトランジスタを完全空乏化する本発明に係る方法の一実施形態を用いるＮＲＯＭフラッシュメモリセルの断面図が示されている。図４のＮＲＯＭフラッシュメモリセルは、実質的なグラウンドであるビット線を有するＮＯＲ型アレイセルである。
ＮＲＯＭフラッシュメモリセルは、絶縁層４１１上にＳＯＩ層４１０を有する。本実施形態において、ビット線４０１、４０２は、ｎ型領域である。引き出し線（図５参照）は、逆方向にバイアスされ、ビット線の間のボディ領域４０３が完全空乏化される。制御ゲート４０６とシリコン層４１０の間には、酸化物・窒化物・酸化物（ＯＮＯ）領域４０５が形成される。
図５には、図４に示すＮＲＯＭフラッシュメモリセルの平面図が示されている。この平面図には、ビット線４０１、４０２及び制御ゲート４０６が表されている。引き出し線５０１、５０２は、空乏化されたボディ４０３の上方に形成されたｐ型領域である。
通常の部分空乏型ＮＲＯＭフラッシュメモリセルに関する課題の１つとして、消去処理の間、浮遊ボディによる問題が生じるということが挙げられる。ＮＲＯＭデバイスにおける制御ゲートに負の消去電位が加えられると、図６の断面図に示される電界の線の多くが、部分空乏化されたボディにより終端される。この場合、ボディの電位が負となり、ＯＮＯ複合体ゲート絶縁層６０５に保持されている電荷６０３を消去しようとする電界６０１を弱め、消去速度を遅くする。
引き出し線を逆方向にバイアスする本発明に係る方法を、ＮＲＯＭフラッシュメモリセルに適用すると、消去速度を上げることができる。さらに、消去速度はドリフトせず、また、部分空乏化されたデバイスにおいて生じるような浮遊ボディの影響に起因する時間の経過に伴う変化が生じない。
図７には、シリコン・オン・インシュレータトランジスタを完全空乏化する本発明に係る方法の一実施形態を用いるＮＲＯＭフラッシュメモリセルの断面図が示されている。ＯＮＯ層７０５に保持されている電荷７０３は、消去スピードがドリフトすることなく電界７０１により消去される。完全空乏化されたボディ７１０では、部分空乏化されたデバイスで生じるような、電界７０１に対する負の影響が生じない。
図４〜図７の実施形態ではＮＲＯＭフラッシュメモリセルを示したが、他の実施形態として、ＳＯＩにおいて従来のフラッシュメモリセルを用いることもできる。浮遊ボディがある場合、負の制御ゲート電位は、浮遊ゲートを介して浮遊ボディに接続される。そして、浮遊ボディは、負の電位に変化する。これにより、消去処理を行うために負の制御ゲートで用いられる電界を弱め、消去速度が遅くなってしまう。本発明に係る完全空乏化されたＳＯＩトランジスタボディではこのような影響を抑制することができる。
図８には、本発明に係る逆方向にバイアスされた引き出し線を用いて、完全空乏化されたボディ構造体を生成可能な縦型のＮＲＯＭ３０１が示されている。図８に示すように、縦型のＮＲＯＭ８０１は、基板８００から外方に延伸する縦型の金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）８０１を有する。ＭＯＳＦＥＴ８０１は、第１のソース／ドレイン領域８０２を備える。このｎ型チャネルの実施形態において、第１のソース／ドレイン領域８０２は、高濃度にドープ（ｎ＋）され、別のｎ型ドープ領域と積層するｎ型領域を有する。ＭＯＳＦＥＴ８０１は、同様の構造を備える第２のソース／ドレイン領域８０６を有する。
第１・第２のソース／ドレイン領域８０２、８０６の間で垂直方向に伸びる柱状体の中には、チャネル領域８０５が配置される。図８の実施形態に示すように、ゲート８０９は、チャネル領域８０５に対向して垂直方向に伸びる柱状体に沿って配置されたゲート絶縁層８０７によりチャネル領域８０５から離隔されている。
図８に示す実施形態では、ゲート絶縁層８０７は、酸化物・窒化物・酸化物（ＯＮＯ）複合層からなるゲート絶縁層８０７を有する。別の実施形態として、ゲート絶縁層８０７は、湿式酸化により形成された二酸化シリコン（ＳｉＯ2）、シリコンオキシナイトライド（ＳＯＮ）、シリコンリッチ酸化物（ＳＲＯ）、及びシリコンリッチアルミニウム酸化物（Ａｌ2Ｏ3）のグループから選択されたゲート絶縁層とすることもできる。また、ゲート絶縁層８０７の厚さは、例えば、略１０ナノメートル（ｎｍ）である。
さらに別の実施形態では、ゲート絶縁層８０７は、シリコンリッチアルミニウム酸化物絶縁体、シリコンのナノ粒子を包むシリコンリッチ酸化物、シリコンカーバイドのナノ粒子を含むシリコン酸化物絶縁体、及びシリコンオキシカーバイド絶縁体のグループから選択された絶縁層８０７とすることができる。さらに別の実施形態では、ゲート絶縁層８０７は、酸化物・アルミニウム酸化物（Ａｌ2Ｏ3）・酸化物の複合層、酸化物・シリコンオキシカーバイド・酸化物の複合層、及び酸化物・窒化物・アルミニウム酸化物の複合層のグループから選択された複合層とすることができる。
上側のアルミニウム酸化物層は高誘電率を有するので、制御ゲートと窒化物製保持層との間でトンネルが生じない厚みにすることが可能である。別の実施形態として、上側の層として、別の高誘電率絶縁体を用いることもできる。
さらに別の実施形態では、ゲート絶縁層８０７は、シリコン（Ｓｉ）、チタン（Ｔｉ）及びタンタル（Ｔａ）のグループから選択された２つ以上の材料からなる複合層又は非化学量論的単一層とすることが可能である。
図９には、プロセッサ９１０に接続され、本発明に係るＳＯＩメモリセルの一実施形態を組み込んだメモリデバイス９００の機能ブロック図が示されている。プロセッサ９１０としては、マイクロプロセッサ、プロセッサ等の制御回路を用いることができる。メモリデバイス９００及びプロセッサ９１０は、電子システム９２０の一部を構成する。
メモリデバイス９００は、上記した各実施形態で述べたようなＳＯＩ構造のメモリセルアレイ９３０を有する。ここで、メモリセルは、不揮発性浮遊ゲートメモリセルとし、行及び列からなる複数のバンクにメモリアレイ９３０を配置することができる。
また、アドレス入力端子Ａ０〜Ａｘ ９４２に送信されたアドレス信号をラッチするアドレスバッファ回路９４０が設けられる。アドレス信号は、行デコーダ９４４及び列デコーダ９４６により受信及びデコードされ、メモリアレイ９３０へのアクセスに用いられる。当業者であれば、アドレス入力端子の数は、本発明の効果を伴ったまま、メモリアレイ９３０の密度及び構造に依存可能であることが理解されよう。すなわち、アドレスの数は、メモリセルの数の増加並びにバンク及びブロックの数の増加に伴って増加する。
メモリデバイス９００は、センス／ラッチ回路９５０を用いて、メモリアレイの列における電圧又は電流の変化を検出することにより、メモリアレイ９３０のデータを読み出す。一実施形態において、センス／ラッチ回路９５０は、メモリアレイ９３０からデータ列を読み出し及びこれをラッチするように接続される。データ入出力バッファ回路９６０により、複数のデータ入出力端子９６２とコントローラ９１０との間で双方向データ通信が可能となる。メモリアレイ９３０にデータを書き込むために書き込み回路９５５が設けられる。
制御回路９７０は、プロセッサ９１０から制御端子９７２に送信された信号をデコードする。この信号は、データ読み出し処理、データ書き込み処理、消去処理といったメモリアレイ９３０に対する処理を制御するために用いられる。制御回路９７０としては、ステートマシン、シーケンサその他の制御装置を用いることができる。
図９に示すフラッシュメモリデバイスは、メモリの特徴の基本的理解を促進するために簡略化されている。フラッシュメモリの内部回路及び機能のより詳細については、当業者にとって周知である。
結び
以上のように、ＳＯＩ技術を用いた部分空乏型ＣＭＯＳデバイスにおける浮遊ボディの影響は、多くのロジック用途及びメモリ用途において望ましいものではない。静的なＣＭＯＳロジック及びＳＲＡＭメモリでは、浮遊ボディにより、閾値電圧や切換え速度が変動し、特定の論理ゲートの切換え過程の機能が複雑化する。ダイナミックロジックＤＲＡＭメモリでは、浮遊ボディにより、データの消失を招く過剰な電流漏れや保持時間の短縮が起こる。従来のフラッシュメモリやＮＲＯＭメモリでは、浮遊ボディにより、消去電界が弱まり、消去時間が遅くなっている。本発明に係る逆方向にバイアスされた引き出し線を用いることで、完全空乏化されたボディ構造体を生成し、上記の望まれない影響を実質的に減少又は消失することができる。
ここでは、具体的な実施形態について説明したが、当業者にとって、上記の実施形態に代えて、同一の目的を達成することのできるあらゆる構成が利用可能である。本発明に関する多くの応用が当業者にとって明らかであろう。従って、本願は、本発明に関するあらゆる応用及び改変を包含することを意図している。
図１は、一般的なシリコン・オン・インシュレータトランジスタの断面図である。 図２は、本発明に係るシリコン・オン・インシュレータトランジスタの一実施形態の平面図である。 図３は、逆方向にバイアスされた引き出し線を用いる本発明に係る方法の一実施形態を用いた完全空乏型シリコン・オン・インシュレータインバータの断面図である。 図４は、シリコン・オン・インシュレータトランジスタを完全空乏化する本発明に係る方法の一実施形態を用いたＮＲＯＭフラッシュメモリセルの断面図である。 図５は、図４のＮＲＯＭフラッシュメモリセルの平面図である。 図６は、一般的な従来技術としての部分空乏型ＮＲＯＭフラッシュメモリセルの断面図である。 図７は、引き出し線を逆方向にバイアスする本発明に係る方法の一実施形態を用いた完全空乏型ＮＲＯＭフラッシュメモリセルの断面図である。 図８は、引き出し線を逆方向にバイアスする本発明に係る方法の一実施形態を用いて完全空乏化された縦型ＮＲＯＭフラッシュメモリセルの断面図である。 図９は、本発明に係る完全空乏型シリコン・オン・インシュレータトランジスタを備える電子システムの構成図である。

Claims (9)

  1. 基板を有するシリコン・オン・インシュレータデバイスにおいて完全空乏化されたチャネル領域を生成する方法であって、
    前記シリコン・オン・インシュレータデバイスは、
    前記基板上に形成された第１のソース／ドレイン領域と、前記第１のソース／ドレイン領域の上方に形成された第２のソース／ドレイン領域と、前記第１のソース／ドレイン領域と前記第２のソース／ドレイン領域との間に垂直方向に伸びて形成されたチャネル領域とを備える柱状体と、
    前記柱状体に沿って配置された高誘電率のゲート絶縁層と、
    前記チャネル領域に対向して配置され、且つ、前記ゲート絶縁層により前記チャネル領域から隔離されたゲートと
    を備える縦型のメモリデバイスであり、
    前記ゲート絶縁層は、複合構造を有しており、第１の保持領域に第１の電荷を保持し、前記第１の保持領域から垂直方向に離間された第２の保持領域に第２の電荷を保持し、
    前記第１のソース／ドレイン領域は、前記チャネル領域に近い側から、一のｎ型領域、及び前記一のｎ型領域よりも高濃度にドープされた別のｎ型ドープ領域の順に積層されてなるｎ型領域を備え、
    前記第２のソース／ドレイン領域は、前記チャネル領域に近い側から、一のｎ型領域、及び前記一のｎ型領域よりも高濃度にドープされた別のｎ型ドープ領域の順に積層されてなるｎ型領域を備え、
    前記チャネル領域に接続された引き出し線を形成するステップと、
    前記引き出し線を前記基板の電位に対して逆方向にバイアスし、前記チャネル領域における少数キャリアを取り除く引き出し電圧を印加するステップと、
    を備える完全空乏型チャネル領域の生成方法。
  2. 請求項１記載の方法において、
    前記引き出し線は、前記ゲート絶縁層上のｐ型シリコンに接続されることを特徴とする完全空乏型チャネル領域の生成方法。
  3. 請求項１記載の方法において、
    前記シリコン・オン・インシュレータデバイスが備えるドレイン領域にドレイン電圧を印加するステップをさらに有することを特徴とする完全空乏型チャネル領域の生成方法。
  4. 請求項３記載の方法において、
    前記引き出し電圧は、前記ドレイン電圧よりも高いことを特徴とする完全空乏型チャネル領域の生成方法。
  5. 請求項１記載の方法において、
    前記引き出し電圧は、前記基板の電位よりも低いことを特徴とする完全空乏型チャネル領域の生成方法。
  6. 基板を有するＮＭＯＳシリコン・オン・インシュレータデバイスにおいて完全空乏化されたチャネル領域を生成する方法であって、
    前記ＮＭＯＳシリコン・オン・インシュレータデバイスは、
    前記基板上に形成された第１のソース／ドレイン領域と、前記第１のソース／ドレイン領域の上方に形成された第２のソース／ドレイン領域と、前記第１のソース／ドレイン領域と前記第２のソース／ドレイン領域との間に垂直方向に伸びて形成されたチャネル領域とを備える柱状体と、
    前記柱状体に沿って配置された高誘電率のゲート絶縁層と、
    前記チャネル領域に対向して配置され、且つ、前記ゲート絶縁層により前記チャネル領域から隔離されたゲートと
    を備える縦型のメモリデバイスであり、
    前記ゲート絶縁層は、複合構造を有しており、第１の保持領域に第１の電荷を保持し、前記第１の保持領域から垂直方向に離間された第２の保持領域に第２の電荷を保持し、
    前記第１のソース／ドレイン領域は、前記チャネル領域に近い側から、一のｎ型領域、及び前記一のｎ型領域よりも高濃度にドープされた別のｎ型ドープ領域の順に積層されてなるｎ型領域を備え、
    前記第２のソース／ドレイン領域は、前記チャネル領域に近い側から、一のｎ型領域、及び前記一のｎ型領域よりも高濃度にドープされた別のｎ型ドープ領域の順に積層されてなるｎ型領域を備え、
    前記チャネル領域に接続された引き出し線に引き出し電圧を印加するステップと、
    前記引き出し電圧よりも低い基板電圧を前記基板に印加するステップと、
    を備えることを特徴とする完全空乏型チャネル領域の生成方法。
  7. 請求項６記載の方法において、
    前記ゲートに負電圧を印加して、前記ＮＭＯＳシリコン・オン・インシュレータデバイスに保持されている電荷を消去するステップをさらに有することを特徴とする完全空乏型チャネル領域の生成方法。
  8. 基板上にシリコン・オン・インシュレータ構造体を有する縦型マルチビットメモリセルであって、
    前記縦型マルチビットメモリセルは、
    前記基板から外側水平方向に伸びる縦型の金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）と、
    第１の伝送線と、
    第２の伝送線と、
    引き出し線と、
    を備え、
    前記ＭＯＳＦＥＴは、
    前記基板上に形成された第１のソース／ドレイン領域と、前記第１のソース／ドレイン領域の上方に形成された第２のソース／ドレイン領域と、前記第１のソース／ドレイン領域と前記第２のソース／ドレイン領域との間に垂直方向に伸びて形成されたチャネル領域とを備える柱状体と、
    前記柱状体に沿って配置された高誘電率のゲート絶縁層と、
    前記チャネル領域に対向して配置され、且つ、前記ゲート絶縁層により前記チャネル領域から隔離されたゲートと、を備え、
    前記ゲート絶縁層は、複合構造を有しており、第１の保持領域に第１の電荷を保持し、前記第１の保持領域から垂直方向に離間された第２の保持領域に第２の電荷を保持し、
    前記第１のソース／ドレイン領域は、前記チャネル領域に近い側から、一のｎ型領域、及び前記一のｎ型領域よりも高濃度にドープされた別のｎ型ドープ領域の順に積層されてなるｎ型領域を備え、
    前記第２のソース／ドレイン領域は、前記チャネル領域に近い側から、一のｎ型領域、及び前記一のｎ型領域よりも高濃度にドープされた別のｎ型ドープ領域の順に積層されてなるｎ型領域を備え、
    前記第１の伝送線は、前記第１のソース／ドレイン領域に接続され、
    前記第２の伝送線は、前記第２のソース／ドレイン領域に接続され、
    前記引き出し線は、前記チャネル領域に接続され、
    前記チャネル領域は、前記引き出し線が前記基板の電位に対して逆方向にバイアスされるのに応じて完全空乏化される
    ことを特徴とする縦型マルチビットメモリセル。
  9. プロセッサと、
    前記プロセッサに接続されたメモリデバイスと、
    を有する電子システムであって、
    前記メモリデバイスは、請求項８記載の縦型マルチビットメモリセルを複数包含するメモリアレイを備える
    ことを特徴とする電子システム。
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