JP2007534157A - 自己整合型電荷分離構造ｎｒｏｍフラッシュメモリ - Google Patents

自己整合型電荷分離構造ｎｒｏｍフラッシュメモリ Download PDF

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Abstract

【課題】電荷捕獲領域が重ならずにセルを小さくすることが可能なトランジスタを提供する。
【解決手段】窒化物リードオンリーメモリ（ＮＲＯＭ）セルは、窒化物層を有し、前記窒化物層は、トランジスタの中心部の下方に配置されない。前記窒化物層を有するゲート絶縁層は、２つの部分を有する。各部分は、構造分離された（ｓｔｒｕｃｔｕｒａｌｌｙ ｄｅｆｉｎｅｄ ａｎｄ ｓｅｐａｒａｔｅｄ）電荷捕獲領域を有する。電荷は、トランジスタの動作方向に応じて、ある特定の捕獲領域に蓄積される。前記ゲート絶縁層の前記２つの部分は、ポリシリコンゲート構造体の中間部分から外側部分を分離する。
【選択図】図１１

Description

本発明は、メモリデバイスに関し、特に、窒化物リードオンリーメモリフラッシュメモリデバイスに関する。
通常、メモリデバイスは、内部半導体集積回路としてコンピュータやその他の電子デバイスに設けられる。メモリには、ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、シンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）、フラッシュメモリ等、多くの異なるタイプがある。
フラッシュメモリデバイスは、電子用途に幅広く使用されている不揮発性メモリとして普及してきた。フラッシュメモリは、一般に、１トランジスタメモリセルであり、高メモリ密度、高信頼性、低消費電力が可能である。フラッシュメモリは、一般には、パーソナルコンピュータ、携帯情報端末（ＰＤＡ）、デジタルカメラ、携帯電話等に使用されている。パーソナルコンピュータシステムに用いる場合、プログラムコードや基本入出力システム（ＢＩＯＳ）のようなシステムデータが、フラッシュメモリ内に記憶される。
フラッシュメモリのひとつのタイプに、窒化物リードオンリーメモリ（ＮＲＯＭ）がある。ＮＲＯＭは、フラッシュメモリの特徴をいくつか持っているが、フラッシュメモリに必要な特殊な作製プロセスが必要でない。このＮＲＯＭ集積回路は、標準ＣＭＯＳプロセスを用いて実現可能である。
図１は、１００ｎｍよりも大きいチャネル長Ｌを有する典型的な従来技術に係るＮＲＯＭメモリセルの断面図を示す。このセルは、酸化物−窒化物−酸化物（ＯＮＯ）層の上部に形成された制御ゲート１００で構成される。この層は、窒化物層１０３の上部に酸化物層１０１を形成することで構成される。この窒化物層１０３には、セルの種々の状態に応じて電荷が蓄積される。ここで、セルは、窒化物層１０３に２ビットのデータを記憶するための捕獲領域１０５、１０６を備える。この窒化物層１０３は、基板上の別の酸化物層１０４上に形成される。
２つのソース／ドレイン領域１０９、１１１は、ゲート１００の端部に配置される。ソース／ドレイン領域１０９、１１１は、ソース／ドレイン領域１０９、１１１の間のチャネル領域１１０によって接続されている。ソース／ドレイン領域１０９、又は、１１１の機能（ソースとなるか、ドレインとなるか）は、ビット領域１０５、１０６のどちらが、読み出されるのか、書き込まれる（ｗｒｉｔｔｅｎ）のか、で決まる。例えば、読み出し動作では、電荷が左側のソース／ドレイン領域１１１で入力され、右側の領域１０９から出力される場合、左側がソース１１１になり、右側がドレイン１０９となる。データビット電荷は、ソース端側１１１の窒化物１０３のビット領域１０６に蓄積される。
ＩＣ製造業者は、ＮＲＯＭデバイスのメモリ密度を増やそうとする際、チャネル長を短くする。図２は、１００ｎｍ未満のチャネル長を有する典型的な従来技術でのプレーナ型ＮＲＯＭデバイスを示す。この場合、チャネル長が短いため、ビット捕獲領域２０５と２０６が重なり合う。この重なりによって、データ書き込みエラーや読み出しエラーが生じることがある。
上述した理由、及び以下に述べる理由により、本技術分野において、捕獲領域の重なりがない、より小さなマルチビットＮＲＯＭデバイスが求められている。これらの理由は、当業者であれば、明細書に記載された内容を理解することによって、明らかとなるであろう。
上述した捕獲領域が重なる問題及びその他の問題は本発明によって解決され、また、以下の明細書を検討することによって理解されるであろう。
本発明は、窒化物リードオンリーメモリ（ＮＲＯＭ）フラッシュメモリトランジスタを包含する。このトランジスタは、第１及び第２のソース／ドレイン領域を有する基板で構成される。酸化物層が、この基板上に形成される。
ゲート絶縁層が、酸化物層の一部分に結合される。ゲート絶縁層は、分離している第１の部分と第２の部分で構成される。この２つの部分は、ポリシリコンゲート構造体の中間部分によって構造的には分離されている。各部分は、独立して電荷を蓄積することができる。
ゲート構造体の中間部分は、ゲート絶縁層により、ゲート構造体の外側部分から分離されている。ゲート構造体の上部は、ゲート構造体の上部に堆積されているゲート絶縁層の一部分とともに、平坦化され、金属端子が、ゲート構造体の３つの部分、及びゲート絶縁層の各部分の端部に結合される。
本発明のさらに別の実施形態は、さまざまな範囲での方法及び装置を含む。
以下、添付図面を参照して本発明を詳細に説明する。添付図面は、本明細書の一部を構成するものであり、本発明の具体的な実施形態を例示的に示している。添付図面において、同類の参照符号は複数の図中の実質的に同等な構成要素を示す。実施形態の各々は、当業者が発明を実施できるように十分に説明されている。なお、本発明の範囲を逸脱することなく、構造的、論理的、電気的な変更を加えて発明を実施してもよい。従って、以下の詳細な説明は、限定的に解釈されるべきではない。本発明の範囲は、添付されたクレーム及びその均等物によってのみ定義されるものである。
図３は、本発明に係るＮＲＯＭセルの一実施形態の断面図を示す。セルは、２つの電荷蓄積領域３０１、３０２を有する。この電荷蓄積領域３０１，３０２は、後で図５を参照して詳細な説明がなされる。この実施形態においては、先行技術と異なり、窒化物層はトランジスタチャネルの中心部下方に配置されない。
セルは、ポリシリコンゲート構造体３１３〜３１５を有する。ポリシリコン構造体３１３〜３１５は、中間部３１５及び２つの外側部３１３、３１４から構成される。ゲート絶縁層が、２つのゲート外側部３１３、３１４から中間部３１５を分離するように、ゲート構造体の中間部３１５の両側に形成される。制御ゲート金属端子３１２が、ゲート構造体３１３〜３１５の３つの部分全てを覆うように形成される。
ゲート中間部３１５は、酸化物絶縁層３２０のみを有しており、このＮＲＯＭデバイス構造においては注入電子の捕獲は行わない。ここで、ゲート絶縁層は、酸化物−窒化物−酸化物（ＯＮＯ）構造で構成される複合絶縁層であり、電荷捕獲は窒化物層３０５、３０６で行われる。また、上部酸化物層３０１、３０２は、それぞれ、酸化物充填物（ｆｉｌｌ）３０３、３０４の一部分をなす。
別の実施形態では、ＯＮＯ構造体以外の他のゲート絶縁層を用いることもできる。例えば、酸化物−窒化物−酸化アルミニウム複合層、酸化物−酸化アルミニウム−酸化物複合層、酸化物、シリコンオキシカーバイド−酸化物複合層のような複合層である。
さらに別の実施形態では、ゲート絶縁層は、アニール処理ではなく、通常よりも厚い、湿式酸化によって形成されるシリコン酸化物、シリコンのナノ粒子を含むシリコンリッチ酸化物、複合層でないシリコンオキシナイトライド層、複合層でないシリコンリッチ酸化アルミニウム絶縁層、複合層でないシリコンオキシカーバイド絶縁層、シリコンカーバイドのナノ粒子を含むシリコン酸化物絶縁層が挙げられる。さらに、一般に絶縁層材料として使用されるＳｉ、Ｎ、Ａｌ、Ｔｉ、Ｔａ、Ｈｆ、Ｚｒ、Ｌａのうちの２つ以上から構成されるゲート絶縁層の非化学量論的な単一層であってもよい。
図３の実施形態は、また、２つのソース／ドレイン領域３１０、３１１で構成されている。この実施形態では、これらの領域は、ｎ+型半導体材料であり、基板は、ｐ+型半導体材料である。別の実施形態では、ソース／ドレイン領域はｐ+型半導体材料、基板はｎ+型半導体材料であってもよい。
ソース／ドレイン領域３１０、３１１のそれぞれの機能は、ビット領域３０１、３０２のどちらが、読み出されるのか、書き込まれるのか、で決まる。例えば、読み出し動作では、電荷が左側のソース／ドレイン領域３１１で入力され、右側の領域３１０から出力される場合、左側がソース３１１になり、右側がドレイン３１０となる。データビット電荷は、ソース端側３１１の窒化物層３０６のビット領域３０２に蓄積される。
図４は、本発明に係るＮＲＯＭセルの図３の実施形態に関する電荷分離及び分布図である。この図において、垂直方向が電荷蓄積密度、水平方向がセルに沿った距離を示す。図３のソース／ドレイン領域間のチャネル長は、Ｌとして示される。
ＮＲＯＭセルに蓄積された２つの電荷４０１、４０２が、図３の電荷蓄積領域３０１、３０２に対応して、電荷分離分布図上に示される。この図は、また、セルの中間部に電荷が存在しないこと４０５も示している。
図５は、図３の実施形態における電荷蓄積領域３０２のより詳細な断面図である。この図は、図３のＮＲＯＭセルの左側に示される酸化物３０４−窒化物３０６−酸化物３２０複合絶縁層を明瞭に示している。また、ソース／ドレイン領域３１１及びポリシリコンゲート構造体３１３の一部分に加えて、電荷蓄積領域３０２も示される。
上述の実施形態では、略水平なゲート絶縁層の各側部のうちの第１部分と、ゲート構造体を介して上方に延在する、略垂直なゲート絶縁層の各側部のうちの第２部分とが示されている。しかしながら、本発明は、略水平な部分と略垂直な部分とがなす角度をあるひとつの角度に制限するものではない。すなわち、“水平”部分及び“垂直”部分は、水平、垂直でなくてもよい。ゲート絶縁層の各側部は他の側部に対して対称でなければならないという制限もない。
図６は、図３のＮＲＯＭセルの製造工程中のあるステップにおける一実施形態の断面図である。基板６００上にゲート酸化物６０１を、厚く、成長させる。続いて、ソース／ドレイン領域６０４、６０５が埋め込まれる。そして、ポリシリコンゲート電極６１０が周知の従来技術を用いて形成される。
ゲート酸化物６０１は、ポリシリコンゲート領域の外側の領域６０２、６０３がエッチングプロセスによって取り除かれ、ポリシリコンゲート構造体６１０が形成される。このため、酸化物を、所望の厚みに合わせて、新しく再成長できるようになる。
図７は、ポリシリコンゲート電極の外側に再成長させた酸化物領域７２０、７２１を示す。この構造体が、前述した窒化物や他の絶縁物の複合絶縁層７０１、７０３で覆われる。
図８は、図７の複合絶縁層の上部に堆積されたポリシリコン層８０１を有するＮＲＯＭセルの断面図である。この第２のポリシリコン層８０１は、図９に示すように側壁部９０１、９０２のみを残すように方向性エッチング（ｄｉｒｅｃｔｉｏｎａｌｌｙ ｅｔｃｈｅｄ）される。これによって、ポリシリコンゲートの内側に、且つ、側壁部９０１、９０２に沿って複合ゲート絶縁層９０５を有する構造体が得られる。単一ゲート酸化物９１０は、ポリシリコンゲート中心部９０３の下に位置する。
図１０は、酸化物充填物（ｆｉｌｌｅｒ）１００１、１００２が堆積されたＮＲＯＭセルを示す。この構造体の上部は、化学機械研磨（ＣＭＰ）によって平坦化される。これによって、ポリシリコンゲート中心部の上部１００５から絶縁層が取り除かれる。ポリシリコンに選択的に付着することによってパターニングされる金属端子が、ゲート構造体１００６〜１００８の上部に堆積される。この電気ゲートによって、３つのゲート領域１００６〜１００８の全てが接続される。
一実施形態においては、本発明のＮＲＯＭフラッシュメモリセルは、基板／ｐ型ウェルに対して正のゲート電圧を用いる従来技術であるトンネル注入によって動作する。別の実施形態では、書き込み（ｐｒｏｇｒａｍｍｉｎｇ）用に、チャネルホットエレクトロン注入（ＨＥＩ）を、用いることができる。このような実施形態では、従来技術である、基板／ｐ型ウェルに対する正のゲート電圧が用いられる。消去用には、トンネル現象を用いることができる。
本発明に係るＮＲＯＭデバイスは、ＨＥＩを用いて、先行技術のＮＲＯＭデバイスと同様に２ビット記憶が可能である。電荷はドレイン近傍に蓄積され、逆方向で読み出しされる。チャネルの片側がドレインとして用いられ、電荷は、ｎ+領域の表面近傍のチャネル両端部に蓄積することが可能である。
図１１は、ＮＲＯＭフラッシュメモリセルの書き込みの一実施形態を示す。ここでは、負の基板バイアスＶSUBが、ｐ型基板１１００に印加される。このバイアスによって、ソース／ドレイン領域１１０１又は１１０２近傍の表面横電場（ｓｕｒｆａｃｅ ｌａｔｅｒａｌ ｆｉｅｌｄ）が増加し（セル動作の方向に依存）、ホットエレクトロンの数が増える。このような 増大された基板ホットエレクトロン（ＳＥＨＥ）注入を用いる実施形態では、書き込み動作中において低いドレイン電圧が必要となる。一実施形態においては、負の基板バイアスは、０Ｖ〜−３Ｖの範囲である。別の実施形態では、他の電圧範囲でもよい。
周知のように、第１ソース／ドレイン領域１１０１にドレイン電圧を印加し、第２のソース／ドレイン領域１１０２を接地することで、ドレイン領域１１０１の最近傍にある電荷蓄積領域１１０５のゲート絶縁層にホットエレクトロンが注入される。第２の電荷蓄積領域１１０６は、ソース／ドレイン領域１１０１と１１０２に逆方向の同バイアスをかけることで、書き込みされる。
消去動作は、増大されたバンド間トンネリングで誘起される基板ホットホール注入（ＳＥＢＢＨＨ）を用いることができる。ＳＥＢＢＨＨ及びＳＥＨＥの両方とも周知であり、更に詳細な説明は行わない。
図１２は、本発明に係るＮＡＮＤフラッシュメモリセルを組み込むことが可能なメモリデバイス１２００の機能ブロック図である。メモリデバイス１２００はプロセッサ１２１０に接続される。プロセッサ１２１０には、マイクロプロセッサやその他のタイプの制御回路を用いることができる。メモリデバイス１２００及びプロセッサ１２１０は電子システム１２２０の部分を構成する。ここで、メモリデバイス１２００は、本発明の理解を容易にするため、メモリの特徴に焦点をあてて、簡略化した。
メモリデバイスは、ＮＲＯＭフラッシュメモリセルのアレイ１２３０を有する。一実施形態では、メモリセルは、ＮＲＯＭフラッシュメモリセルであり、メモリアレイ１２３０は、行及び列のバンクに配列される。メモリセルの各行の制御ゲートはワード線に接続され、メモリセルのドレイン及びソース端子は、ビット線に接続される。周知のように、セルのビット線の接続は、アレイがＮＡＮＤ構成か、ＮＯＲ構成か、に依存する。
アドレスバッファ回路１２４０は、アドレス入力端子Ａ０−Ａｘ１２４２に送信されるアドレス信号をラッチするために設けられる。アドレス信号は、行デコーダ１２４４と列デコーダ１２４６によって、受信、デコードされて、メモリアレイ１２３０へのアクセスに用いられる。アドレス入力端子の数がメモリアレイ１２３０の密度及び構成に依存することは、本説明により、当業者によって了解されよう。すなわち、メモリセル及びバンクとブロックの数が増えるとアドレスの数も増える。
メモリデバイス１２００は、センス／バッファ回路１２５０を用いてメモリアレイ列の電圧もしくは電流変化を検知することによってメモリアレイ１２３０のデータを読み出す。このセンス／バッファ回路は、一実施形態においては、メモリアレイ１２３０からのデータ行を読み出してラッチするために接続される。複数のデータ端子１２６２にわたってコントローラ１２１０との双方向データ通信を行うために、データ入出力バッファ回路１２６０が設けられる。また、メモリアレイにデータを書き込むために書き込み回路１２５５が設けられる。
制御回路１２７０は、プロセッサ１２１０から制御端子１２７２ に送信される信号をデコードする。これらの信号は、データ読み出し処理、データ書き込み処理及び消去処理を含むメモリアレイ１２３０に対する処理の制御に用いられる。制御回路１２７０には、ステートマシン、シーケンサ、又はその他のコントローラを用いることが可能である。
本発明に係るＮＲＯＭメモリセルは、ＣＭＯＳと同様のプロセスを用いるため、図１２のメモリデバイス１２００は、ＣＭＯＳプロセッサが埋め込まれたデバイスでもあってもよい。
図１２に示されるフラッシュメモリデバイスは、メモリの機能を理解しやすくするために簡略化した。フラッシュメモリの内部回路及び機能の詳細は、当業者にとっては、周知である。
本発明に係るＮＲＯＭフラッシュメモリトランジスタは、ビット領域が重ならずに小さなセルを製造することが可能な自己整合型電荷分離構造（ｓｅｌｆ−ａｌｉｇｎｅｄ， ｓｔｒｕｃｔｕｒａｌ ｃｈａｒｇｅ ｓｅｐａｒａｔｉｏｎ）を提供する。このセルによって、高メモリ密度に加え、低い初期閾値電圧、高速動作、低消費電力が可能となる。このＮＲＯＭセルは、ＮＯＲ型メモリアレイ、ＮＡＮＤ型メモリアレイ、又はその他のメモリアレイ構成に用いることができる。
本明細書中において、いくつかの具体的な実施形態を説明してきたが、同様の目的を達成することが意図された配置構成は、上述した具体的な実施形態と代替可能であることは当業者にとって明らかであろう。また、本発明の多くの改変は当業者にとって明らかであろう。従って、本願は本発明のいかなる改変、変形をもカバーするものである。また、本発明は、以下の請求項及びそれらの均等物によってのみ限定される。
図１は、１００ｎｍより大きいチャネルを有する典型的な従来技術に係るＮＲＯＭセルの断面図である。 図２は、１００ｎｍより小さいチャネルを有する典型的な従来技術に係るＮＲＯＭセルの断面図である。 図３は、本発明の一実施形態に係るＮＲＯＭセルの断面図である。 図４は、本発明に係る図３の実施形態に対して得られる電荷分離及び分布図である。 図５は、図３の実施形態に対応した電荷蓄積領域の詳細な断面図である。 図６は、本発明に係るＮＲＯＭセルの製造方法におけるあるステップの一実施形態の断面図である。 図７は、本発明に係るＮＲＯＭセル製造方法における次ステップの一実施形態の断面図である。 図８は、本発明に係るＮＲＯＭセル製造方法における次ステップの一実施形態の断面図である。 図９は、本発明に係るＮＲＯＭセル製造方法における次ステップの一実施形態の断面図である。 図１０は、本発明に係るＮＲＯＭセル製造方法における次ステップの一実施形態の断面図である。 図１１は、増大された基板ホットエレクトロン注入を用いた、本発明に係るＮＲＯＭセルへの書き込みを示す一実施形態の断面図である。 図１２は、本発明に係る電子システムのブロック図である。
符号の説明
１００…制御ゲート １０１、１０４…酸化物層
１０３、３０５、３０６…窒化物層 １０５、１０６…捕獲領域
１０９、１１１、３１０、３１１、６０４、６０５…ソース／ドレイン領域
１１０…チャネル領域 ２０５、２０６…ビット捕獲領域
３０１、３０２…電荷蓄積領域
３０３、３０４、１００１、１００２…酸化物充填物
３１２…金属端子 ３１３、３１４…ゲート外側部
３１５…ゲート中間部 ３２０…酸化物絶縁層
４０１、４０２…電荷 ６００…基板
６０１…ゲート酸化物
６０２、６０３…ポリシリコンゲート外側領域
６１０…ポリシリコンゲート構造体 ７０１、７０３…複合絶縁層
７２０、７２１…酸化物領域 ８０１…ポリシリコン層
９０１、９０２…側壁部 ９０３…ポリシリコンゲート中心部
９０５…複合ゲート絶縁層 ９１０…単一ゲート酸化物
１００５…ポリシリコン中心部上部 １００６〜１００８…ゲート構造体
１１００…ｐ型基板 １１０１…第１ソース／ドレイン領域
１１０２…第２ソース／ドレイン領域 １１０５…電荷捕獲領域
１１０６…第２の電荷捕獲領域 １２００…メモリデバイス
１２１０…プロセッサ １２２０…電子システム
１２３０…メモリアレイ １２４０…アドレスバッファ回路
１２４２…アドレス入力端子 １２４４…行デコーダ
１２４６…列デコーダ １２５０…センス／バッファ回路
１２５５…書き込み回路 １２６０…データ入出力バッファ回路
１２６２…データ端子 １２７０…制御回路
１２７２…制御端子
Ｌ…チャネル長

Claims (25)

  1. 第１及び第２ソース／ドレイン領域を有する基板と、
    前記基板上に設けられた酸化物層と、
    前記酸化物層の一部分に結合され、第１部分及び分離した第２部分を有するゲート絶縁層と、
    中間部分と第１外側部分及び第２外側部分とを含む複数の部分を有するゲート構造体とを備え、
    前記中間部分は、前記酸化物層に結合され、
    前記第１外側部分及び前記第２外側部分は、前記ゲート絶縁層が前記中間部分を前記第１外側部分及び前記第２外側部分から分離するように、前記ゲート絶縁層に結合されていることを特徴とするＮＲＯＭフラッシュメモリトランジスタ。
  2. 前記請求項１記載のトランジスタにおいて、前記ゲート絶縁層は、酸化物−窒化物−酸化物複合層からなることを特徴とするトランジスタ。
  3. 前記請求項１記載のトランジスタにおいて、前記ゲート絶縁層は、酸化物−窒化物−酸化アルミニウム複合層、酸化物−酸化アルミニウム−酸化物複合層、酸化物−シリコンオキシカーバイド−酸化物複合層のうちのひとつからなる複合層であることを特徴とするトランジスタ。
  4. 前記請求項１記載のトランジスタにおいて、前記ゲート絶縁層は、アニール処理ではなく、湿式酸化によって形成される酸化ケイ素、シリコンのナノ粒子を含むシリコンリッチ酸化物、シリコンオキシナイトライド層、シリコンリッチ酸化アルミニウム絶縁材、シリコンオキシカーバイド絶縁材、シリコンカーバイドのナノ粒子を含む酸化ケイ素絶縁材のうちのひとつからなる非複合層であることを特徴とするトランジスタ。
  5. 前記請求項１記載のトランジスタにおいて、前記ゲート絶縁層は、シリコン、窒素、アルミニウム、チタン、タンタル、ハフニウム、ランタン、ジルコニウムのうちの２つ以上の非化学量論的単一層からなることを特徴とするトランジスタ。
  6. 請求項１記載のトランジスタにおいて、第１電荷は前記ゲート絶縁層の前記第１部分に蓄積され、第２電荷は、前記ゲート絶縁層の前記第２部分に蓄積されることを特徴とするトランジスタ。
  7. 請求項１記載のトランジスタにおいて、前記ゲート絶縁層の前記第１及び前記第２部分と前記ゲート構造体の前記第１及び前記第２外側部分との少なくとも一部分とに結合された酸化物充填層をさらに備えることを特徴とするトランジスタ。
  8. 請求項１記載のトランジスタにおいて、前記ゲート構造体の前記複数の部分に結合された金属端子をさらに有することを特徴とするトランジスタ。
  9. 請求項１記載のトランジスタにおいて、前記基板は、ｐ+型材であり、前記第１及び第２のソース／ドレイン領域は、ｎ+型材であることを特徴とするトランジスタ。
  10. 第１及び第２ソース／ドレイン領域を有し、前記第１及び前記第２ソース／ドレイン領域の間にチャネル領域が形成されるように前記第１及び前記第２ソース／ドレイン領域が横方向に配置された基板と、
    前記基板上において前記第１及び前記第２ソース／ドレイン領域と前記チャネル領域との上方に設けられた酸化物層と、
    第１部分と分離した第２部分とを有するゲート絶縁層と、
    中間部分と第１及び第２外側部分とを有するゲート構造体とを備え、
    前記第１及び前記第２部分の略水平な部分は、前記酸化物層の分離領域に結合され、
    前記ゲート構造体の前記中間部分は、前記酸化物層に結合され、前記ゲート絶縁層の前記第１部分と前記第２部分とに分離し、
    前記ゲート構造体の前記第１及び前記第２外側部分はそれぞれ、前記ゲート絶縁層の部分によって前記中間部分から分離される
    ことを特徴とするＮＲＯＭフラッシュメモリトランジスタ。
  11. 請求項１０記載のトランジスタにおいて、前記基板は、ホットエレクトロン注入を増大させる負のバイアスが接続されていることを特徴とするトランジスタ。
  12. 請求項１０記載のトランジスタにおいて、前記ゲート構造体は、ポリシリコン材からなることを特徴とするトランジスタ。
  13. 請求項１０記載のトランジスタにおいて、前記ゲート構造体の前記第１及び前記第２外側部分と、前記ゲート構造体の内部にない前記ゲート絶縁層の部分とに結合された酸化物材をさらに備えることを特徴とするトランジスタ。
  14. 第１及び第２ソース／ドレイン領域を有し、前記第１及び前記第２ソース／ドレイン領域の間にチャネル領域が形成されるように前記第１及び前記第２ソース／ドレイン領域が横方向に配置された基板と、
    前記基板上において前記第１及び前記第２ソース／ドレイン領域と前記チャネル領域との上方に設けられた酸化物層と、
    第１部分と分離した第２部分とを有し、前記各部分の略水平な部分は前記酸化物層の分離領域に結合され、前記各部分の略垂直な部分は前記酸化物層から延在するゲート複合絶縁層と、
    中間部分と第１及び第２外側部分とを有するポリシリコンゲート構造体と、
    前記ゲート構造体の外側部分及び中間部分と前記ゲート複合絶縁層の略垂直な各部分とに結合されたゲート金属端子とを備え、
    前記ゲート複合絶縁層は、前記第１及び前記第２部分の各部分に電荷を蓄積するための窒化物層を有し、
    前記ポリシリコンゲート構造体の前記中間部分は、前記酸化物層に結合され、前記ゲート複合絶縁層の前記略垂直な部分によって前記第１及び前記第２外側部分から分離されていることを特徴とするＮＲＯＭフラッシュメモリトランジスタ。
  15. 請求項１４記載のトランジスタにおいて、前記ゲート複合絶縁層と前記ゲート構造体の前記第１及び第２外側部分とに堆積された酸化物材をさらに有することを特徴とするトランジスタ。
  16. 請求項１４記載のトランジスタにおいて、前記トランジスタは、前記トランジスタの動作方向に対応して、前記第１ソース／ドレイン領域、又は、前記第２ソース／ドレイン領域がソース領域として機能して動作することを特徴とするトランジスタ。
  17. 基板にドーピングして、前記基板上に横方向に位置決めされ、チャネル領域によって分離される第１及び第２ソース／ドレイン領域を形成するステップと、
    前記第１及び前記第２ソース／ドレイン領域と前記チャネル領域とを含む前記基板上に酸化物層を堆積するステップと、
    前記酸化物層上において前記チャネル領域の上方にポリシリコン中間ゲート領域を形成するステップと、
    前記酸化物層上にゲート絶縁層を堆積するステップと、
    前記ゲート絶縁層上にポリシリコン層を堆積するステップと、
    前記ポリシリコン層から２つの外側ゲート領域が残るように前記ポリシリコン層をエッチングして、中間ゲート領域と前記ゲート絶縁層によって前記中間ゲート領域から分離された２つの外側ゲート領域とを有するゲート構造体を形成するステップと、
    前記ゲート構造体の上部から前記ゲート絶縁層を除去するように、前記ゲート構造体の前記上部を平坦化するステップと、
    前記ゲート構造体上に、前記ゲート構造体の各領域と前記ゲート絶縁層の残留端部とに結合される端子を形成するステップとを備えるＮＲＯＭフラッシュメモリセルの製造方法。
  18. 請求項１７記載のＮＲＯＭフラッシュメモリセルの製造方法において、前記ゲート絶縁層を堆積する前に、前記酸化物層をエッチングして、前記中間ゲート領域の両側の前記チャネル領域シリコンを略露出させるステップをさらに備えることを特徴とするＮＲＯＭフラッシュメモリの製造方法。
  19. 請求項１７記載のＮＲＯＭフラッシュメモリセルの製造方法において、平坦化する前記ステップは、化学機械研磨を用いることを特徴とするＮＲＯＭフラッシュメモリセルの製造方法。
  20. 行及び列に配置される複数のＮＲＯＭフラッシュメモリセルと、
    複数のワード線と、
    複数のビット線と
    を備えるＮＲＯＭフラッシュメモリアレイであって、
    前記複数のセルの各々は、
    第１及び第２ソース／ドレイン領域を有する基板と、
    前記基板上に設けられた酸化物層と、
    前記酸化物層の一部分に結合され、第１部分及び分離した第２部分を有するゲート絶縁層と、
    中間部分と第１及び第２外側部分とを含む複数の部分を有するゲート構造体とを備え、
    前記中間部分は、前記酸化物層に結合され、
    前記第１及び前記第２外側部分は、前記ゲート絶縁層が前記中間部分を前記第１及び前記第２外側部分から分離するように、前記ゲート絶縁層に結合され、
    前記複数のワード線のそれぞれは、前記セルの前記行の前記ゲート構造体に接続し、
    前記複数のビット線は、前記セルの前記列に接続することを特徴とするＮＲＯＭフラッシュメモリアレイ。
  21. 請求項２０記載のＮＲＯＭフラッシュメモリアレイにおいて、前記複数のＮＲＯＭフラッシュメモリセルは、ＮＡＮＤフラッシュメモリ構成で配置されていることを特徴とするＮＲＯＭフラッシュメモリアレイ。
  22. 請求項２０記載のＮＲＯＭフラッシュメモリアレイにおいて、前記複数のＮＲＯＭフラッシュメモリセルは、ＮＯＲフラッシュメモリ構成で配置されていることを特徴とするＮＲＯＭフラッシュメモリアレイ。
  23. 電子システムであって、
    前記システム用の制御信号を生成するプロセッサと、
    前記プロセッサに接続され、前記制御信号に応答して動作するＮＲＯＭフラッシュメモリアレイと、
    複数のワード線と、
    複数のビット線とを備え、
    前記アレイは、
    行及び列に配置された複数のＮＲＯＭフラッシュメモリセルを備え、
    前記複数のＮＲＯＭフラッシュメモリセルの各々は、
    第１及び第２ソース／ドレイン領域を備える基板と、
    前記基板上に設けられた酸化物層と、
    前記酸化物層の一部分に結合され、第１部分と分離した第２部分とを備えるゲート絶縁層と、
    中間部分と第１及び第２外側部分とを含む複数の部分を備えるゲート構造体とを有し、
    前記中間部分は、前記酸化物層に結合され、
    前記第１及び前記第２外側部分のそれぞれは、前記ゲート絶縁層が、前記中間部分を前記第１及び前記第２外側部分から分離するように、前記ゲート絶縁層に結合され、
    前記複数のワード線のそれぞれは、前記セルの前記行の前記ゲート構造体に接続し、
    前記複数のビット線は、前記セルの前記列に接続することを特徴とする電子システム。
  24. 基板と、２つの構造分離された電荷捕獲領域と、２つのソース／ドレイン領域とを有するＮＲＯＭフラッシュメモリセルへの書き込み方法であって、
    書き込みが行われる前記電荷捕獲領域に応じて前記２つのソース／ドレイン領域にバイアスをかけるステップと、
    前記メモリセルのゲートにゲート電圧を印加するステップと、
    前記メモリセルの前記基板へ負の電圧を印加することによって、前記ソース／ドレイン領域に対するバイアスと、前記メモリセルに対する前記ゲート電圧及び前記負の基板電圧の印加とが、前記ゲート絶縁層への増大された基板ホットエレクトロン注入を生じさせて、前記ゲート絶縁層の前記構造分離された電荷捕獲領域の第１部分に電荷を書き込むステップと、
    を備えることを特徴とする書き込み方法。
  25. 請求項２４記載の書き込み方法であって、前記構造分離された電荷捕獲領域の前記第１部分は、前記第１部分の最近傍の前記ソース／ドレイン領域が、残余の前記ソース／ドレインよりも大きい電圧でバイアスされた際に、書き込みが行われることを特徴とする書き込み方法。
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