JP2022080348A - 半導体装置 - Google Patents

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Abstract

【課題】半導体基板とメモリゲート電極との間のゲート絶縁膜中に電荷蓄積積層を有する不揮発性メモリセルを備えた半導体装置の信頼性を向上させる。【解決手段】不揮発性メモリセルであるメモリセルＭＣ１は、電荷の保持が可能な電荷蓄積層ＣＳＬを有するゲート絶縁膜ＭＺと、ゲート絶縁膜ＭＺ上に形成されたメモリゲート電極ＭＧとを備える。電荷蓄積層ＣＳＬは、ハフニウムおよびシリコンを含む絶縁膜ＨＳＯ１と、絶縁膜ＨＳＯ１上に形成され、かつ、ハフニウムおよびシリコンを含む絶縁膜ＨＳＯ２と、を有する。ここで、絶縁膜ＨＳＯ１のハフニウム濃度は、絶縁膜ＨＳＯ２のハフニウム濃度より低く、絶縁膜ＨＳＯ１のバンドギャップは、絶縁膜ＨＳＯ２のバンドギャップより大きい。【選択図】図４

Description

本発明は、半導体装置に関し、特に、不揮発性メモリセルを有する半導体装置に適用して有効な技術に関するものである。
電気的に書込および消去が可能な不揮発性メモリとして、フラッシュメモリまたはＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が広く使用されている。これらの不揮発性メモリセルには、ゲート電極下に、例えば窒化シリコン膜のようなトラップ性絶縁膜を有する電荷蓄積層を設けた、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型トランジスタと呼ばれるメモリセルがある。この電荷蓄積層に電荷の注入および放出を行うことによって、トランジスタのしきい値をシフトさせることで、このトランジスタを不揮発性メモリセルとして使用することが可能となる。また、近年では、電荷蓄積層である窒化シリコン膜に代えて、酸化ハフニウム膜などのような高誘電率膜を用いた不揮発性メモリセルも開発されている。
例えば、特許文献１（特開２０２０－１３８５０号公報）には、電荷蓄積層およびその上のトップ絶縁膜に金属酸化膜を用い、電荷蓄積層に高誘電率材料を用いた不揮発性メモリセルが開示されている。
特開２０２０－１３８５０号公報
高誘電率膜を用いた不揮発性メモリセルにおいて、リテンション特性などの信頼性を向上させることが望まれている。
その他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
一実施の形態である半導体装置は、半導体基板と、半導体基板上に形成された第１絶縁膜と、第１絶縁膜上に形成された、電荷の保持が可能な電荷蓄積層と、電荷蓄積層上に形成された第２絶縁膜と、前記第２絶縁膜上に形成された第１ゲート電極と、を有する不揮発性メモリセルを備える半導体装置である。ここで、電荷蓄積層は、第１絶縁膜上に形成され、かつ、ハフニウムおよびシリコンを含む第３絶縁膜と、第２絶縁膜上に形成され、かつ、ハフニウムおよびシリコンを含む第４絶縁膜と、を備えている。また、第３絶縁膜のハフニウム濃度は、第４絶縁膜のハフニウム濃度より低く、第３絶縁膜のバンドギャップは、第４絶縁膜のバンドギャップより大きい。
一実施の形態によれば、半導体装置の信頼性を向上させることができる。
実施の形態１の半導体装置を示す断面図である。 実施の形態１のメモリセルの等価回路図である。 「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。 実施の形態１の半導体装置の要部を拡大した断面図である。 電荷蓄積層のＨｆ濃度と電荷蓄積量との関係を示すグラフである。 本実施の形態１のメモリセルの消去動作時のポテンシャルを説明するバンド図である。 本実施の形態１のメモリセルのデータ保持時のポテンシャルを説明するバンド図である。 実施の形態１の半導体装置の製造工程を説明する断面図である。 図８に続く製造工程を説明する断面図である。 図９に続く製造工程を説明する断面図である。 図１０に続く製造工程を説明する断面図である。 図１１に続く製造工程を説明する断面図である。 実施の形態２の半導体装置を示す断面図である。 実施の形態２の変形例１である半導体装置を示す断面図である。 実施の形態２の変形例２である半導体装置を示す断面図である。
以下の実施の形態においては、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、図面を見易くするためにハッチングを省略する場合もある。
（実施の形態１）
＜メモリセルＭＣ１の構造＞
本実施の形態における不揮発性メモリセルであるメモリセルＭＣ１を備える半導体装置について、図面を参照しながら説明する。図１は、本実施の形態の半導体装置の断面図であり、図４は、図１の要部を拡大した断面図である。
本実施の形態のメモリセルＭＣ１は、ゲート絶縁膜ＭＺに電荷の保持が可能な電荷蓄積層ＣＳＬを備えたｎ型のトランジスタであり、電荷蓄積層ＣＳＬは、トラップ性絶縁膜を有する。
図１に示すように、半導体基板（基板）ＳＢには、ｐ型のウェル領域ＰＷが形成されており、ウェル領域ＰＷには、メモリセルＭＣ１が形成されている。半導体基板ＳＢは、例えば１Ωｃｍ～１０Ωｃｍの比抵抗を有するｐ型の単結晶シリコン（Ｓｉ）から成る。
半導体基板ＳＢ上、つまりウェル領域ＰＷ１上には、ゲート絶縁膜ＭＺが形成されており、ゲート絶縁膜ＭＺ上には、メモリゲート電極ＭＧが形成されている。ゲート絶縁膜ＭＺは、メモリゲート電極ＭＧの底面および側面を連続的に覆っている。
メモリゲート電極ＭＧは、例えばｎ型の不純物が導入された多結晶シリコン膜のような導電性膜である。なお、消去時の正孔トンネル電流を確保するために、メモリゲート電極ＭＧに、ｐ型の不純物が導入された多結晶シリコン膜、または、不純物が導入されていない多結晶シリコン膜を適用してもよい。また、メモリゲート電極ＭＧは、例えば窒化チタン膜、アルミニウム膜若しくはタングステン膜のような金属膜、または、これらの金属膜の積層膜であってもよい。
また、図１では、図面を見易くするため、ゲート絶縁膜ＭＺは単層の絶縁膜として表されているが、後述の図４で説明するように、実際には、ゲート絶縁膜ＭＺは、半導体基板ＳＢ上に順に形成された絶縁膜ＢＴ、絶縁膜ＨＳＯ１、絶縁膜ＨＳＯ２および絶縁膜ＴＰを有する積層膜である。
メモリゲート電極ＭＧの側面上には、ゲート絶縁膜ＭＺを介してサイドウォールスペーサＳＷが形成されている。サイドウォールスペーサＳＷは、例えば酸化シリコン膜と窒化シリコン膜との積層膜から成る。
サイドウォールスペーサＳＷの下のウェル領域ＰＷには、低濃度のｎ型不純物領域であるエクステンション領域ＥＸＳおよびエクステンション領域ＥＸＤが形成されている。また、サイドウォールスペーサＳＷと整合する位置のウェル領域ＰＷには、エクステンション領域ＥＸＳよりも高濃度のｎ型不純物領域である拡散領域ＭＳ、および、エクステンション領域ＥＸＤよりも高濃度のｎ型不純物領域である拡散領域ＭＤが形成されている。エクステンション領域ＥＸＳおよび拡散領域ＭＳは、互いに接続されており、それぞれメモリセルＭＣ１のソース領域の一部を構成している。エクステンション領域ＥＸＤおよび拡散領域ＭＤは、互いに接続されており、それぞれメモリセルＭＣ１のドレイン領域の一部を構成している。
図示していないが、メモリゲート電極ＭＧ上、拡散領域ＭＳ上および拡散領域ＭＤ上には、例えばコバルトシリサイド（ＣｏＳｉ２）、ニッケルシリサイド（ＮｉＳｉ）またはニッケルプラチナシリサイド（ＮｉＰｔＳｉ）から成るシリサイド層が形成されていてもよい。シリサイド層は、主に、後述のプラグＰＧとの接触抵抗を低減するために形成される。
このようなメモリセルＭＣ１上には、半導体基板ＳＢ上に順に積層された層間絶縁膜ＩＬ１、ＩＬ２から成る積層膜が形成されている。層間絶縁膜ＩＬ１、サイドウォールスペーサＳＷ、ゲート絶縁膜ＭＺおよびメモリゲート電極ＭＧのそれぞれの上面は、略同一面において平坦化されている。それらの上面上に、層間絶縁膜ＩＬ２が形成されている。当該積層膜には複数のコンタクトホールが形成され、複数のコンタクトホール内には、複数のプラグＰＧが形成されている。プラグＰＧは、例えば、チタン膜、窒化チタン膜、または、これらの積層膜から成るバリアメタル膜と、例えばタングステンを主体とする導電性膜とから成る。プラグＰＧは、拡散領域ＭＳまたは拡散領域ＭＤに電気的に接続されている。なお、図示はしていないが、層間絶縁膜ＩＬ２中には、メモリゲート電極ＭＧに電気的に接続されるプラグＰＧも存在している。
プラグＰＧ上および層間絶縁膜ＩＬ２上には、層間絶縁膜ＩＬ３が形成されている。層間絶縁膜ＩＬ３には配線用の溝が形成され、この溝内には、例えば銅を主体とする導電性膜を有する配線Ｍ１が埋め込まれている。また、配線Ｍ１はプラグＰＧに電気的に接続されている。このような配線は、所謂ダマシン（Damascene）構造の配線である。配線Ｍ１の上方には、さらに多層の配線および層間絶縁膜も形成されているが、ここではそれらの図示および説明は省略する。層間絶縁膜ＩＬ１～ＩＬ３は、例えば主に酸化シリコン膜により構成されている。
＜メモリセルＭＣ１の動作について＞
以下に、不揮発性メモリセルであるメモリセルＭＣ１の動作例について、図２および図３を参照して説明する。なお、ここで説明するメモリセルＭＣ１は、半導体装置内に存在している複数のメモリセルＭＣ１のうち、選択メモリセルである。
図２は、メモリセルＭＣ１の等価回路図である。図３は、「書込」、「消去」および「読出」時におけるメモリセルＭＣ１の各部位への電圧の印加条件の一例を示す表である。図３の表には、「書込」、「消去」および「読出」時のそれぞれにおいて、ドレイン領域である拡散領域ＭＤに印加される電圧Ｖｄ、メモリゲート電極ＭＧに印加される電圧Ｖｍｇ、ソース領域である拡散領域ＭＳに印加される電圧Ｖｓ、および、ウェル領域ＰＷに印加される電圧Ｖｂが記載されている。
なお、図３の表に示したものは電圧の印加条件の好適な一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。また、本実施の形態では、ウェル領域ＰＷから電荷蓄積層ＣＳＬへの電子の注入を「書込」と定義する。また、電荷蓄積層ＣＳＬからウェル領域ＰＷへの電子の排出、または、ウェル領域ＰＷから電荷蓄積層ＣＳＬへの正孔の注入を「消去」と定義する。
書込動作は、ＦＮトンネル（Fowler Nordheim Tunneling）方式によって行われる。例えば図３の「書込」の欄に示すような電圧を、書込みを行うメモリセルＭＣ１の各部位に印加し、ウェル領域ＰＷからメモリセルＭＣ１の電荷蓄積層ＣＳＬに電子を注入することで書込みを行う。注入された電子は、電荷蓄積層ＣＳＬ中のトラップ準位に捕獲され、その結果、メモリゲート電極ＭＧを有するメモリトランジスタのしきい値電圧が上昇する。すなわち、メモリトランジスタは書込状態となる。
消去動作は、ＦＮトンネル方式によって行われる。例えば図３の「消去」の欄に示すような電圧を、消去を行うメモリセルＭＣ１の各部位に印加することで、電荷蓄積層ＣＳＬ中の電子をウェル領域ＰＷへ排出、または、ウェル領域ＰＷ中の正孔を電荷蓄積層ＣＳＬ中へ注入する。その結果、メモリトランジスタのしきい値電圧が低下する。すなわち、メモリトランジスタは消去状態となる。
読出動作には、例えば図３の「読出」の欄に示すような電圧を、読出しを行うメモリセルＭＣ１の各部位に印加する。読出し時のメモリゲート電極ＭＧに印加される電圧Ｖｍｇを、書込状態におけるメモリトランジスタのしきい値電圧と、消去状態におけるメモリトランジスタのしきい値電圧との間の値にすることで、書込状態または消去状態を判別することができる。
＜ゲート絶縁膜ＭＺの詳細な構造＞
図４は、図１に示される半導体装置の要部を拡大した断面図であり、ゲート絶縁膜ＭＺの詳細な構造を示す断面図である。
ゲート絶縁膜ＭＺは、半導体基板ＳＢ（ウェル領域ＰＷ）とメモリゲート電極ＭＧとの間に介在しており、メモリセルＭＣ１のゲート絶縁膜として機能する膜であり、その内部に電荷蓄積層ＣＳＬを有する積層膜である。具体的には、ゲート絶縁膜ＭＺは、半導体基板ＳＢ上に形成された絶縁膜ＢＴと、絶縁膜ＢＴ上に形成された絶縁膜ＨＳＯ１と、絶縁膜ＨＳＯ１上に形成された絶縁膜ＨＳＯ２と、絶縁膜ＨＳＯ２上に形成された絶縁膜ＴＰとの積層膜から成る。
絶縁膜（ボトム絶縁膜）ＢＴは、例えば酸化シリコン膜または酸窒化シリコン膜であり、例えば２ｎｍ～５ｎｍの厚さを有する。ここでは、絶縁膜ＢＴの膜厚は例えば２ｎｍである。絶縁膜ＢＴの比誘電率は、例えば４である。
絶縁膜ＨＳＯ１は、窒化シリコン膜よりも高い誘電率を有する膜であり、酸化金属膜であり、例えば１．５ｎｍ～３ｎｍの厚さを有する。ここでは、絶縁膜ＨＳＯ１の膜厚は、例えば２ｎｍである。具体的には、絶縁膜ＨＳＯ１は、ハフニウム（Ｈｆ）、シリコン（Ｓｉ）および酸素（Ｏ）を含む膜であり、好ましくはＨｆｘＳｉ１－ｘＯ２（０＜ｘ＜１）膜のようなハフニウムシリケート膜である。絶縁膜ＨＳＯ１はＳｉの濃度が絶縁膜ＨＳＯ２より高く、絶縁膜ＨＳＯ１のＨｆの濃度は６０％以下であり、好ましくは２０～５０％である。ここでは、絶縁膜ＨＳＯ１のＨｆの濃度は例えば５０％である。絶縁膜ＨＳＯ１中のトラップ準位の密度を絶縁膜ＨＳＯ２中のトラップ準位の密度より低い。絶縁膜ＨＳＯ１の比誘電率は、例えば１０である。
ここで、絶縁膜ＢＴと絶縁膜ＨＳＯ１との合計の膜厚は、３ｎｍ以上である必要がある。なぜならば、当該膜厚が３ｎｍ未満である場合、データ保持時にダイレクトトンネリングにより電荷が電荷蓄積層ＣＳＬから抜け出易くなり、メモリセルＭＣ１のリテンション特性（電荷保持特性、データ保持特性）が低下するためである。本実施の形態では、絶縁膜ＢＴと絶縁膜ＨＳＯ１との合計の膜厚は４ｎｍである。絶縁膜ＢＴおよび絶縁膜ＨＳＯ１のそれぞれの膜厚は、同程度であることが好ましい。
絶縁膜ＨＳＯ２は、窒化シリコン膜および絶縁膜ＨＳＯ１のいずれよりも高い誘電率を有する膜であり、酸化金属膜であり、例えば１０ｎｍ～２０ｎｍの厚さを有する。具体的には、絶縁膜ＨＳＯ２は、ハフニウム（Ｈｆ）、シリコン（Ｓｉ）および酸素（Ｏ）を含む膜であり、好ましくはＨｆｘＳｉ１－ｘＯ２（０＜ｘ＜１）膜のようなハフニウムシリケート膜である。絶縁膜ＨＳＯ２はＨｆの濃度が絶縁膜ＨＳＯ１より高く、絶縁膜ＨＳＯ２のＨｆの濃度は、好ましくは６０～９０％である。このように濃度を設定している目的は、絶縁膜ＨＳＯ２中のトラップ準位の密度を絶縁膜ＨＳＯ１中のトラップ準位の密度より高くし、電荷を絶縁膜ＨＳＯ２中にトラップすることにある。例えば、絶縁膜ＨＳＯ２中のＨｆ濃度は、絶縁膜ＨＳＯ２中のＳｉ濃度の４倍程度である。ここでは、絶縁膜ＨＳＯ２のＨｆの濃度は例えば８０％である。絶縁膜ＨＳＯ２の比誘電率は、例えば２０である。
絶縁膜（トップ絶縁膜）ＴＰは、窒化シリコン膜よりも高い誘電率を有する膜であり、絶縁膜ＨＳＯ１および絶縁膜ＨＳＯ２と異なる材料から成る酸化金属膜であり、例えば５ｎｍ～１２ｎｍの厚さを有する。具体的には、絶縁膜ＴＰは、アルミニウム（Ａｌ）および酸素（Ｏ）を含む膜であり、好ましくは酸化アルミニウム膜、酸窒化アルミニウム膜またはアルミニウムシリケート膜である。ここでは、絶縁膜ＴＰは例えばＡｌ２Ｏ３膜のような酸化アルミニウム膜である。絶縁膜ＴＰの比誘電率は、例えば１０である。また、絶縁膜ＴＰとして、他の酸化金属膜を用いることもでき、例えば、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、イットリウム（Ｙ）、ランタン（Ｌａ）、プラセオジム（Ｐｒ）またはルテチウム（Ｌｕ）の何れかの金属の酸化物から成る酸化金属膜を、絶縁膜ＴＰとして用いることもできる。
絶縁膜ＴＰは、主に、電荷蓄積層ＣＳＬの内部に蓄積された電荷が、メモリゲート電極ＭＧへ抜けることを防止する役目を果たす。
ここでは、絶縁膜ＴＰが１つの酸化金属膜から成る場合について説明したが、絶縁膜ＴＰは、例えば、半導体基板ＳＢ側から順に積層した酸化アルミニウム膜、ハフニウムシリケート膜および酸化アルミニウム膜から成る積層構造を有していてもよい。
ところで、従来の不揮発性メモリセルでは、トラップ準位を備えたゲート絶縁膜としては、酸化シリコン膜、電荷蓄積層である窒化シリコン膜、および、酸化シリコン膜を積層したＯＮＯ（oxide nitride oxide）膜が知られている。ＯＮＯ膜を採用した場合は、誘電率が比較的低いことから、ゲート絶縁膜のＥＯＴ（Equivalent Oxide Thickness：酸化膜換算膜厚）が大きくなる。このため、ゲート絶縁膜のＥＯＴが大きくなることで動作電圧が高くなる懸念がある。また、ゲート絶縁膜のＥＯＴを小さくするために物理的膜厚を薄くしようとすると、電荷蓄積層内に蓄積した電荷のリークによって、リテンション特性の劣化が生じる懸念がある。これらは、半導体装置の信頼性を低下させる。
本実施の形態では、電荷蓄積層ＣＳＬは、主に、高誘電率膜である絶縁膜ＨＳＯ１、ＨＳＯ２によって構成されている。また、絶縁膜ＴＰも高誘電率膜である。これらの膜により、ゲート絶縁膜ＭＺのＥＯＴを抑制しながらゲート絶縁膜ＭＺの物理的膜厚を増加させることができるため、リークによるリテンション特性の劣化を防止し、リテンション特性の向上を図ることができる。また、ゲート絶縁膜ＭＺの物理的膜厚を確保しながらＥＯＴを低減できるため、リークによるリテンション特性の劣化を防止しながら、メモリセルＭＣ１の動作電圧の低減および動作速度の向上を図ることができる。
＜本実施の形態の半導体装置との効果＞
不揮発性半導体装置においては、メモリ周辺回路の面積を縮小する観点から、メモリセルを動作させるための高電圧回路の動作電圧を下げることが重要である。すなわち、半導体装置を微細化するためには、メモリセルの低電圧動作を実現することが重要である。
ここで、比較例として、半導体基板上にボトム絶縁膜を介して形成された１つのＨｆＳｉＯ膜から成る電荷蓄積層を有し、当該電荷蓄積層上にトップ絶縁膜およびメモリゲート電極を順に積層して構成されたメモリセルについて検討する。ボトム絶縁膜の膜厚は、例えば３ｎｍであるとする。
このようなメモリセルをより低電圧で動作させるためには、電荷蓄積層または電荷蓄積層の下のボトム絶縁膜を薄くすることが考えられる。また、ボトム絶縁膜を薄くすれば、消去速度は速くすることができる。しかし、電荷蓄積層またはボトム絶縁膜を薄くすると、メモリセルのリテンション特性が悪化する課題がある。リテンション特性の低下を防ぐためにボトム酸化膜を厚くすると、メモリゲート電極に印加する電圧を大きくしないといけないため、メモリ周辺回路の面積が増大する。つまり、比較例のメモリセルにおいては、メモリセルの動作電圧とリテンション特性とは、トレードオフの関係にある。
そこで、本実施の形態では、図４に示すように、電荷蓄積層ＣＳＬを、半導体基板ＳＢ側から順に積層された絶縁膜ＨＳＯ１、ＨＳＯ２の２つの膜から成る積層構造としている。本実施の形態の主な特徴の一つとして、メモリゲート電極ＭＧ側の絶縁膜ＨＳＯ２は、半導体基板ＳＢ側の絶縁膜ＨＳＯ１よりバンドギャップが小さい。このようなバンドギャップの大小関係を実現するため、絶縁膜ＨＳＯ１のＨｆ濃度を絶縁膜ＨＳＯ２のＨｆ濃度より低く設定している。
図５に、電荷蓄積層の膜中トラップのＨｆ濃度依存性をグラフにより示す。図５は、電荷蓄積層のＨｆ濃度と電荷蓄積量との関係を示すグラフである。当該グラフの横軸は電荷蓄積層のＨｆ濃度を示し、縦軸は電荷蓄積層の電荷蓄積量（電荷トラップ量）を示している。
図５に示すように、電荷蓄積層のＨｆ濃度が約８３％以下である場合、Ｈｆ濃度が高くなる程電荷蓄積量は増大する。電荷蓄積層のＨｆ濃度が約８３％を超えると、Ｈｆ濃度が高くなる程電荷蓄積量は低下する。ただし、Ｈｆ濃度が１００％であっても、Ｈｆ濃度が６０％以下である場合に比べれば、電荷蓄積量は多くなる。したがって、絶縁膜ＨＳＯ１のＨｆ濃度を６０％未満とし、絶縁膜ＨＳＯ２のＨｆ濃度を縁膜ＨＳＯ１のＨｆ濃度より高くすれば、絶縁膜ＨＳＯ１の電荷蓄積量は、絶縁膜ＨＳＯ２の電荷蓄積量より小さくなる。
以上より、本実施の形態では絶縁膜ＨＳＯ１のＨｆ濃度を６０％未満に設定しており、当該濃度は特に２０以上５０％以下であることが望ましい。これに対し、絶縁膜ＨＳＯ２のＨｆ濃度は６０％以上９０％以下であることが望ましい。
次に、図６および図７を用いて、消去動作時およびデータ保持時のポテンシャルについて説明する。図６は、本実施の形態のメモリセルの消去動作時のポテンシャルを説明するバンド図である。図７は、本実施の形態のメモリセルのデータ保持時のポテンシャルを説明するバンド図である。
図６および図７では、左側から順に半導体基板ＳＢ、絶縁膜ＢＴ、ＨＳＯ１、ＨＳＯ２、ＴＰおよびメモリゲート電極ＭＧのそれぞれのバンド構造を示している。図６および図７に示すように、絶縁膜ＨＳＯ１のバンドギャップは、絶縁膜ＨＳＯ２のバンドギャップより大きい。
ここで、メモリセルの消去動作時において、メモリセルは図６に示すようなポテンシャルとなる。書込み動作または消去動作のように高電界が印加される場合はポテンシャルの傾斜が大きくなる。よって、下層部の電荷蓄積層である絶縁膜ＨＳＯ１の障壁がほぼ無くなるため、絶縁膜ＢＴの障壁を通過した電荷（ここでは正孔）が上層部の電荷蓄積層である絶縁膜ＨＳＯ２に注入できる。つまり、電荷は絶縁膜ＨＳＯ１のポテンシャルの傾斜部分を通過することとなり、この場合電荷は絶縁膜ＨＳＯ１をＦＮトンネル方式により通過する。よって、絶縁膜ＨＳＯ１を有しない上記比較例のメモリセルと比べると、本実施の形態では消去動作の速度が速くなる。
一方、図７に示すように、データ保持状態ではポテンシャルの傾斜が小さい。よって、絶縁膜ＨＳＯ２にトラップされた電荷（ここでは正孔）は、半導体基板ＳＢ側に通過しようとしても、絶縁膜ＢＴと下層部の電荷蓄積層である絶縁膜ＨＳＯ１とが障壁となる。つまり、電荷は絶縁膜ＨＳＯ１の最大幅である両端の間を通過しなければならず、絶縁膜ＨＳＯ１を通過するためにはダイレクトトンネル方式により通過することになる。そのため、絶縁膜ＨＳＯ１を有しない上記比較例のメモリセルと比べると、本実施の形態では絶縁膜ＨＳＯ２からの電荷放出の確立が下がり、リテンション特性が改善する。
つまり、本実施の形態では、絶縁膜ＨＳＯ２よりもＨｆ濃度が低くバンドギャップが大きい絶縁膜ＨＳＯ１を電荷蓄積層ＣＳＬのうちの下層部として設けることで、絶縁膜ＢＴを薄膜化してもリテンション特性が低下を防げる。よって、絶縁膜ＢＴの薄膜化により消去速度を向上し、メモリセルの低電圧動作を実現できる。このため、メモリ周辺回路の面積を低減できる。以上より、半導体装置の信頼性を向上できる。
本実施の形態では、電荷蓄積層ＣＳＬを２層から成る積層構造とし、それらの２層のそれぞれのＨｆ濃度に差をつけることについて説明した。これらの２層の間には、当該２層のそれぞれの中間のＨｆ濃度を有する遷移層があってもよい。この場合、電荷蓄積層ＣＳＬは半導体基板ＳＢ側から順に積層された複数の絶縁膜から成り、それらの絶縁膜のＨｆ濃度は、半導体基板ＳＢ側から順に高くなる。
また、電荷蓄積層ＣＳＬの下層部と上層部とのＨｆ濃度の差は、連続的に変化してもよい。この場合、電荷蓄積層ＣＳＬは例えば１つの層から成り、電荷蓄積層ＣＳＬのＨｆ濃度は、電荷蓄積層ＣＳＬの下面側から上面側に向かって、連続的に高くなる。
＜メモリセルＭＣ１の製造方法＞
以下に、図８～図１３を用いて、本実施の形態の半導体装置の製造方法を説明する。
まず、図８に示すように、フォトリソグラフィ法およびイオン注入法によって、例えばボロン（Ｂ）または二フッ化ボロン（ＢＦ２）を半導体基板ＳＢ内に導入することで、ｐ型のウェル領域ＰＷを形成する。続いて、半導体基板ＳＢ上に、ダミー絶縁膜ＤＩを例えば酸化法により形成した後、ダミー絶縁膜ＤＩ上にポリシリコン膜およびキャップ絶縁膜ＣＡＰを成膜する。続いて、キャップ絶縁膜ＣＡＰ、当該ポリシリコン膜およびダミー絶縁膜ＤＩをパターニングすることで、当該ポリシリコン膜から成るダミーゲート電極ＤＧを形成する。
次に、イオン注入法によって、例えばヒ素（Ａｓ）またはリン（Ｐ）をダミーゲート電極ＤＧの横のウェル領域ＰＷ内に導入することで、ｎ型の不純物領域であるエクステンション領域ＥＸＳおよびエクステンション領域ＥＸＤを形成する。
次に、ダミー絶縁膜ＤＩ、ダミーゲート電極ＤＧおよびキャップ絶縁膜ＣＡＰから成る積層膜を覆うように、例えばＬＰＣＶＤ法により、例えば窒化シリコン膜から成る絶縁膜を形成する。次に、この絶縁膜に対して異方性エッチングを行うことで、当該積層膜の側面に、サイドウォールスペーサＳＷを形成する。なお、サイドウォールスペーサＳＷを構成する絶縁膜は、酸化シリコン膜と、酸化シリコン膜上に形成された窒化シリコン膜としてもよい。
次に、イオン注入法によって、サイドウォールスペーサＳＷをマスクとして例えばヒ素（Ａｓ）またはリン（Ｐ）をウェル領域ＰＷ内に導入することで、ｎ型の不純物領域である拡散領域ＭＳおよび拡散領域ＭＤを形成する。拡散領域ＭＳは、エクステンション領域ＥＸＳよりも高い不純物濃度を有し、エクステンション領域ＥＸＳと接続し、メモリセルＭＣ１のソース領域の一部を構成する。拡散領域ＭＤは、エクステンション領域ＥＸＤよりも高い不純物濃度を有し、エクステンション領域ＥＸＤと接続し、メモリセルＭＣ１のドレイン領域の一部を構成する。これにより、図８に示す構造を得る。
次に、図９に示すように、当該積層膜を覆うように、層間絶縁膜ＩＬ１を形成する。層間絶縁膜ＩＬ１としては、酸化シリコン膜の単体膜、または、窒化シリコン膜とその上に厚い酸化シリコン膜とを形成した積層膜などを用いる。層間絶縁膜ＩＬ１の形成後、層間絶縁膜ＩＬ１の上面をＣＭＰ（Chemical Mechanical Polishing）法で研磨することで、キャップ絶縁膜ＣＡＰを除去し、サイドウォールスペーサＳＷおよびダミーゲート電極ＤＧのそれぞれの上面を露出させる。
次に、図１０に示すように、ダミーゲート電極ＤＧおよびダミー絶縁膜ＤＩを、例えばウェットエッチング法により除去する。これにより、ダミーゲート電極ＤＧおよびダミー絶縁膜ＤＩが除去された領域には溝が形成される。
次に、図１１に示すように、当該溝内を含む半導体基板ＳＢ上に、絶縁膜ＭＺ１および導電膜ＣＦを順に形成し、これにより当該溝内を完全に埋め込む。絶縁膜ＭＺ１は、半導体基板ＳＢ上に順に絶縁膜ＢＴ、ＨＳＯ１、ＨＳＯ２およびＴＰを積層した積層膜である（図４参照）。
絶縁膜ＢＴは、例えばＩＳＳＧ（In Situ Steam Generation）酸化法によって、半導体基板ＳＢ上に形成された、例えば酸化シリコン膜である。その後、ＮＯ処理またはプラズマ窒化処理を行うことで、当該酸化シリコン膜を窒化して、酸窒化シリコン膜としてもよい。また、絶縁膜ＢＴはＣＶＤ（Chemical Vapor Deposition）法で形成されていてもよい。なお、図１１では上記溝の側面、サイドウォールスペーサＳＷ上および層間絶縁膜ＩＬ１上に沿って絶縁膜ＭＺ１が形成されている様子を示しているが、絶縁膜ＢＴが酸化法により形成されている場合、絶縁膜ＢＴは上記溝の底部にのみ形成されると考えられる。絶縁膜ＨＳＯ１、ＨＳＯ２およびＴＰのそれぞれは、例えばＣＶＤ法などにより形成できる。
導電膜ＣＦは、ポリシリコン膜または金属膜である。導電膜ＣＦがポリシリコン膜である場合、導電膜ＣＦは例えばＣＶＤ法により形成できる。導電膜ＣＦが金属膜である場合、導電膜ＣＦは例えばスパッタリング法により形成できる。
次に、図１２に示すように、層間絶縁膜ＩＬ１上の膜を例えばＣＭＰ法により研磨して除去する。これにより、層間絶縁膜ＩＬ１の上面およびサイドウォールスペーサＳＷの上面を露出する。また、当該研磨工程により、上記溝内には、絶縁膜ＭＺ１から成るゲート絶縁膜ＭＺと、ゲート絶縁膜ＭＺ上に形成された導電膜ＣＦから成るメモリゲート電極ＭＧとが形成される。
以上のようにして、図１２に示す本実施の形態のメモリセルＭＣ１が形成される。
この後は、層間絶縁膜ＩＬ２、プラグＰＧ、層間絶縁膜ＩＬ３および配線Ｍ１を形成することで、図１に示す構造を得る。
すなわち、メモリセルＭＣ１上に、例えばＣＶＤ法により例えば酸化シリコン膜を形成することで、当該酸化シリコン膜から成る層間絶縁膜ＩＬ２を形成する。続いて、フォトリソグラフィ法およびドライエッチング法などによって、層間絶縁膜ＩＬ１、ＩＬ２から成る積層膜内にコンタクトホールを形成し、コンタクトホール内にタングステンなど主体とする導電性膜を埋め込む。これにより、当該積層膜内に複数のプラグＰＧを形成する。複数のプラグＰＧは、それぞれ拡散領域ＭＳおよび拡散領域ＭＤに接続される。なお、メモリゲート電極ＭＧもプラグＰＧに接続されるが、図１ではその図示を省略する。
続いて、プラグＰＧが埋め込まれた層間絶縁膜ＩＬ２上に層間絶縁膜ＩＬ３を形成する。その後、層間絶縁膜ＩＬ３に配線用の溝を形成した後、配線用の溝内に例えば銅を主成分とする導電性膜を埋め込むことで、層間絶縁膜ＩＬ３内にプラグＰＧに接続される配線Ｍ１を形成する。この配線Ｍ１の構造は、所謂ダマシン配線構造と呼ばれる。
その後、デュアルダマシン（Dual Damascene）法などにより、２層目以降の配線を形成するが、ここではそれらの説明および図示は省略する。また、配線Ｍ１および配線Ｍ１よりも上層の配線は、ダマシン配線構造に限定されず、例えばタングステン膜またはアルミニウム膜をパターニングすることで形成してもよい。
（実施の形態２）
前記実施の形態１では、１つのトランジスタにより構成されたメモリセルについて説明したが、メモリセルは２つトランジスタ（制御ゲート電極およびメモリゲート電極）により構成されていてもよい。以下では、制御ゲート電極およびメモリゲート電極により構成され、メモリゲート電極の下のゲート絶縁膜内の電荷蓄積層を２層構造とすることについて、図１３を用いて説明する。図１３は、本実施の形態の半導体装置であるメモリセルを示す断面図である。なお、ここでは図１と異なり、層間絶縁膜、プラグおよび配線の図示を省略している。また、前記実施の形態１では、ゲート絶縁膜ＭＺおよびメモリゲート電極ＭＧを、ダミーゲート電極等を除去した溝に埋め込む場合について説明したが、ここでは、層間絶縁膜を形成する前にゲート絶縁膜ＭＺおよびメモリゲート電極ＭＧを形成する場合について説明する。
図１３に示すように、ウェル領域ＰＷ、エクステンション領域ＥＸＳ、ＥＸＤ、拡散領域ＭＳおよびＭＤが内部に形成された半導体基板ＳＢ上に、ゲート絶縁膜ＭＺおよびメモリゲート電極ＭＧが順に形成されている。メモリゲート電極ＭＧの両側の側面には、サイドウォールスペーサＳＷが形成されている。本実施の形態のメモリセルＭＣ２のこのような構造は、前記実施の形態１と同様である。ただし、メモリセルＭＣ２においては、ドレイン領域を構成するエクステンション領域ＥＸＤおよび拡散領域ＭＤは平面視でメモリゲート電極ＭＧから離間している。また、メモリゲート電極ＭＧとドレイン領域ＭＤとの間の半導体基板ＳＢ上には、ゲート絶縁膜ＧＦを介して制御ゲート電極ＣＧが形成されている。ゲート絶縁膜ＧＦおよび制御ゲート電極ＣＧから成る積層膜の両側の側面は、サイドウォールスペーサＳＷにより覆われている。制御ゲート電極ＣＧとメモリゲート電極ＭＧとは、互いに絶縁分離されている。
ゲート絶縁膜ＧＦは例えば酸化シリコン膜から成り、制御ゲート電極ＣＧは例えばポリシリコン膜から成る。制御ゲート電極ＣＧとメモリゲート電極ＭＧの対向する面のそれぞれを覆うサイドウォールスペーサＳＷ同士は、ここでは互いに離間している。
制御ゲート電極ＣＧ、ソース領域およびドレイン領域は、制御トランジスタを構成し、メモリゲート電極ＭＧ、ソース領域およびドレイン領域は、メモリトランジスタを構成している。つまり、メモリセルＭＣ２は、２つのトランジスタにより構成されている。制御トランジスタは、メモリセルＭＣ２の動作の制御に用いられる。このようなメモリセルＭＣ２では、メモリセルが１つのトランジスタから成る場合に比べてセルサイズが大きくなるが、複雑な制御が不要となり、メモリ動作が簡易になる。
本実施の形態のように、２つのトランジスタから成るメモリセルにおいても、メモリトランジスタを構成するゲート電極ＭＺ内の電荷蓄積層ＣＳＬを、前記実施の形態１と同様に２層の絶縁膜ＨＳＯ１、ＨＳＯ２により構成できる（図４参照）。つまり、電荷蓄積層ＣＳＬの下層部を構成する絶縁膜ＨＳＯ１は、電荷蓄積層ＣＳＬの上層部を構成する絶縁膜ＨＳＯ２よりも電荷蓄積量（電荷トラップ量）が少ない層である。これにより、前記実施の形態１と同様の効果を得られる。
＜変形例１＞
２つトランジスタによりメモリセルを構成する場合、図１４に示す本変形例のように、制御ゲート電極ＣＧとメモリゲート電極ＭＧとは、電荷蓄積層を含むゲート絶縁膜ＭＺを介して隣接していてもよい。図１４は、本変形例の半導体装置であるメモリセルを示す断面図である。
図１４に示すように、本変形例では、図１３に示す構造と異なり、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間にサイドウォールスペーサＳＷは形成されておらず、代わりに、ゲート絶縁膜ＭＺが形成されている。つまり、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの対向する面のそれぞれは、ゲート絶縁膜ＭＺに接している。ゲート絶縁膜ＭＺは、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間から、メモリゲート電極ＭＧと半導体基板ＳＢとの間に亘って連続的に形成されている。つまり、ゲート絶縁膜ＭＺはＬ字型の断面形状を有している。
このようなメモリセルＭＣ３は、スプリットゲート型のメモリセルと呼ばれる。スプリットゲート型のメモリセルＭＣ３は、図１３に示すメモリセルＭＣ２に比べ、銅さ速度が速くなる特徴を有している。
本変形例のスプリットゲート型のメモリセルにおいても、図４に示すゲート絶縁膜ＭＺを適用することで、前記実施の形態１と同様の効果を得られる。
＜変形例２＞
２つトランジスタによりメモリセルを構成する場合、図１５に示す本変形例のように、制御ゲート電極ＣＧとメモリゲート電極ＭＧとは、電荷蓄積層を含まないゲート絶縁膜ＧＦを介して隣接していてもよい。図１５は、本変形例の半導体装置であるメモリセルを示す断面図である。
図１５に示すように、本変形例では、図１３に示す構造と異なり、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間にサイドウォールスペーサＳＷは形成されておらず、代わりに、ゲート絶縁膜ＧＦが形成されている。つまり、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの対向する面のそれぞれは、ゲート絶縁膜ＧＦに接している。ゲート絶縁膜ＧＦは、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間から、制御ゲート電極ＣＧと半導体基板ＳＢとの間に亘って連続的に形成されている。つまり、ゲート絶縁膜ＧＦはＬ字型の断面形状を有している。
このようなメモリセルＭＣ４は、スプリットゲート型のメモリセルと呼ばれる。スプリットゲート型のメモリセルＭＣ４は、図１３に示すメモリセルＭＣ２に比べ、銅さ速度が速くなる特徴を有している。
前記変形例１で説明したメモリセルＭＣ３は、制御ゲート電極ＣＧを形成した後にゲート絶縁膜ＭＺおよびメモリゲート電極ＭＧをサイドウォール状に形成することで得られるものである。これに対し、本変形例のメモリセルＭＣ４は、ゲート絶縁膜ＭＺおよびメモリゲート電極ＭＧを形成した後にゲート絶縁膜ＧＦおよび制御ゲート電極ＣＧをサイドウォール状に形成することで得られるものである。
本変形例のスプリットゲート型のメモリセルにおいても、図４に示すゲート絶縁膜ＭＺを適用することで、前記実施の形態１と同様の効果を得られる。
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
例えば、上述の実施の形態では、平坦な半導体基板ＳＢに、メモリセルを形成する場合について説明したが、メモリセルをフィン構造としてもよい。すなわち、半導体基板の一部を凸状に加工して突出部を形成し、この突出部の上面および側面を覆うようにゲート絶縁膜ＭＺ（図１参照）を形成することで、メモリセルを設けてもよい。
ＢＴ 絶縁膜（ボトム絶縁膜）
ＣＧ 制御ゲート電極
ＣＳＬ 電荷蓄積層
ＥＸＤ エクステンション領域
ＥＸＳ エクステンション領域
ＧＦ ゲート絶縁膜
ＨＳＯ１、ＨＳＯ２ 絶縁膜
ＩＬ１～ＩＬ３ 層間絶縁膜
ＭＣ１～ＭＣ４ メモリセル
ＭＤ 拡散領域
ＭＧ メモリゲート電極
ＭＳ 拡散領域
ＭＺ ゲート絶縁膜
ＰＧ プラグ
ＰＷ ウェル領域
ＳＢ 半導体基板
ＳＷ サイドウォールスペーサ
ＴＰ 絶縁膜（トップ絶縁膜）

Claims (7)

  1. 半導体基板と、
    前記半導体基板上に形成された第１絶縁膜と、
    前記第１絶縁膜上に形成された、電荷の保持が可能な電荷蓄積層と、
    前記電荷蓄積層上に形成された第２絶縁膜と、
    前記第２絶縁膜上に形成された第１ゲート電極と、
    を有する不揮発性メモリセルを備える半導体装置であって、
    前記電荷蓄積層は、
    前記第１絶縁膜上に形成され、かつ、ハフニウムおよびシリコンを含む第３絶縁膜と、
    前記第３絶縁膜上に形成され、かつ、ハフニウムおよびシリコンを含む第４絶縁膜と、
    を備え、
    前記第３絶縁膜のハフニウム濃度は、前記第４絶縁膜のハフニウム濃度より低く、
    前記第３絶縁膜のバンドギャップは、前記第４絶縁膜のバンドギャップより大きい、半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第４絶縁膜のハフニウム濃度は、６０％未満である、半導体装置。
  3. 請求項１に記載の半導体装置において、
    前記第３絶縁膜の比誘電率は、前記第４絶縁膜の比誘電率より低い、半導体装置。
  4. 請求項１に記載の半導体装置において、
    前記第３絶縁膜の膜厚は、１．５～３ｎｍである、半導体装置。
  5. 請求項１に記載の半導体装置において、
    前記不揮発性メモリセルは、
    前記半導体基板上に形成された第５絶縁膜と、
    前記第５絶縁膜上に形成された第２ゲート電極と、
    をさらに有し、
    前記第１ゲート電極は、前記第２ゲート電極と絶縁分離されている、半導体装置。
  6. 請求項５に記載の半導体装置において、
    前記電荷蓄積層は、前記第１ゲート電極と前記第２ゲート電極との間から、前記第１ゲート電極と前記半導体基板との間に亘って形成されている、半導体装置。
  7. 請求項６に記載の半導体装置において、
    前記第４絶縁膜は、前記第１ゲート電極と前記第２ゲート電極との間から、前記第２ゲート電極と前記半導体基板との間に亘って形成されている、半導体装置。
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