JP6518485B2 - 半導体装置の製造方法 - Google Patents
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Description
<半導体チップのレイアウト構成例>
本実施の形態1における不揮発性メモリを有する半導体装置について図面を参照しながら説明する。まず、不揮発性メモリを含むシステムが形成された半導体装置(半導体チップ)のレイアウト構成について説明する。図1は、本実施の形態1における半導体チップCHPのレイアウト構成例を示す図である。半導体チップCHPは、CPU(Central Processing Unit)1、RAM(Random Access Memory)2、アナログ回路3、EEPROM(Electrically Erasable Programmable Read Only Memory)4、フラッシュメモリ5およびI/O(Input/Output)回路6を有している。
図2は、本実施の形態1における半導体装置のデバイス構造例を説明する断面図である。図2では、メモリセル形成領域MCRに形成されているメモリセルMC1と、周辺回路形成領域PERに形成されているMISFETQ1とが図示されている。
次に、本実施の形態1における不揮発性メモリの動作例について説明する。図3は、本実施の形態1におけるメモリセルMC1の模式的な回路構成を示す図である。また、図4は、本実施の形態1の「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。図4に示す表には、「書込」、「消去」および「読出」時のそれぞれにおいて、図3に示すメモリセルMC1のメモリゲート電極MGに印加する電圧Vmg、ソース領域に印加する電圧Vs、コントロールゲート電極CGに印加する電圧Vcg、ドレイン領域に印加する電圧Vd、および、p型ウェルPWL1に印加するベース電圧Vbが記載されている。
続いて、本実施の形態1における特徴点について説明する。本実施の形態1における特徴点は、例えば、図2に示すように、メモリセルMC1に形成されているオフセットスペーサOS1と、MISFETQ1に形成されているオフセットスペーサOS2とが異なる材料から構成されている点にある。
次に、本実施の形態1における半導体装置の製造方法について説明する。まず、半導体基板1S上に素子分離領域(図示せず)を形成する。そして、フォトリソグラフィ技術およびイオン注入法により、メモリセル形成領域MCRの半導体基板1S内にp型ウェルPWL1を形成し、周辺回路形成領域PERの半導体基板1S内にp型ウェルPWL2を形成する。その後、チャネル注入を実施した後、半導体基板1S上のメモリセル形成領域MCRにゲート絶縁膜GOX1を形成し、半導体基板1S上の周辺回路形成領域PERに絶縁膜IF1を形成する。ゲート絶縁膜GOX1および絶縁膜IF1は、例えば、酸化シリコン膜から形成することができる。続いて、半導体基板1Sの主面の全面にポリシリコン膜PF1を形成し、ポリシリコン膜PF1上に、例えば、窒化シリコン膜からなるキャップ絶縁膜CAPを形成する。そして、フォトリソグラフィ技術およびドライエッチング技術を使用することにより、メモリセル形成領域MCRにコントロールゲート電極CGを形成する(図5参照)。
本実施の形態1では、メモリセルMC1において、電荷蓄積膜ECFの側面端部と直接接するように電荷蓄積機能を有さない酸化シリコン膜OXF1を形成する一方、HKMG−MISFETにおいて、金属化合物を含む高誘電率膜HKの側面端部と直接接して後の熱処理で酸素の供給源とはならない窒化シリコン膜SNF1を形成している。これにより、メモリセルMC1においては、オフセットスペーサOS1への電荷の蓄積に起因して、メモリゲート電極MGの端部近傍のしきい値電圧が上昇することを抑制することができる。したがって、本実施の形態1における不揮発性メモリによれば、ゲート電圧の変化に対するドレイン電流の変化分の比である相互コンダクタンス(gm)の劣化および読み出し電流の減少を抑制することができ、この結果、不揮発性メモリの性能向上を図ることができる。
前記実施の形態1では、先に、メモリセル形成領域MCRに酸化シリコン膜OXF1を形成し、その後、周辺回路形成領域PERに窒化シリコン膜SNF1を形成している。これにより、前記実施の形態1では、メモリセルMC1のオフセットスペーサOS1を、電荷蓄積膜ECFに直接接する酸化シリコン膜OXF1と酸化シリコン膜OXF1上の窒化シリコン膜SNF1とから形成し、MISFETQ1のオフセットスペーサOS2を窒化シリコン膜SNF1から形成している。これに対し、本実施の形態2では、先に、周辺回路形成領域PERに窒化シリコン膜SNF1を形成し、その後、メモリセル形成領域MCRに酸化シリコン膜OXF1を形成する例について説明する。
周辺回路形成領域PERにダミーゲート電極DG1を形成した後、半導体基板1S上に窒化シリコン膜SNF1を形成する。そして、フォトリソグラフィ技術およびドライエッチング技術を使用することにより、周辺回路形成領域PERにだけ窒化シリコン膜SNF1を残す一方、メモリセル形成領域MCRの窒化シリコン膜SNF1を除去する(図18参照)。
<半導体装置の製造方法>(ゲートラスト+HKラスト)
本実施の形態3における半導体装置の製造方法は、前記実施の形態1における半導体装置の製造方法とほぼ同様であるため、相違点を中心に説明する。
本実施の形態3では、ダミーゲート電極DG1を除去して形成された溝部の内壁に高誘電率膜HKを形成しており、例えば、ソース領域およびドレイン領域に含まれる導電型不純物の活性化アニール後に形成されている。このため、高誘電率膜HKは、熱処理に起因する酸素(酸化剤)の拡散の影響を受けにくく、酸素の侵入による高誘電率膜HKの特性変動が抑制される利点を得ることができる。ただし、本実施の形態3においても、高誘電率膜HKを形成した後、メモリセルMC1のコントロールゲート電極CGおよびメモリゲート電極MGの表面にシリサイド膜を形成する工程が存在する。したがって、この工程で加えられる熱負荷に起因する酸素の拡散によって、酸素が高誘電率膜HKに侵入する可能性があるが、本実施の形態3においても、MISFETQ1のオフセットスペーサOS2を窒化シリコン膜SNF1から形成しているため、高誘電率膜HKを取り囲むように窒化シリコン膜が形成されて、高誘電率膜HKへの酸素の侵入が抑制される。すなわち、本実施の形態3における半導体装置の製造工程は、高誘電率膜HKを形成する工程が前記実施の形態1における半導体装置の製造工程よりも遅くなっている。この結果、熱処理に起因する酸素の拡散によって、高誘電率膜HKに酸素が侵入するポテンシャルが低くなる点と、MISFETQ1のオフセットスペーサOS2を窒化シリコン膜SNF1から形成する点との相乗効果によって、高誘電率膜HKの特性変動を効果的に抑制でき、これによって、MISFETQ1の性能向上を図ることができる。
次に、実施の形態3における変形例について説明する。例えば、本変形例では、メモリゲート電極MGから露出するONO膜(積層絶縁膜)の上層の絶縁膜TIFと、ONO膜の中間層の電荷蓄積膜ECFと、ONO膜の下層の絶縁膜BIFとをウェットエッチングにより除去する。このとき、ONO膜の側面端部がメモリゲート電極MGの側面よりも後退する結果、メモリゲート電極MGの側面下部に窪み部HLが形成される(図27参照)。
前記実施の形態1〜3では、コントロールゲート電極CGの片側の側壁にメモリゲート電極MGを形成するスプリットゲート型の不揮発性メモリについて説明したが、前述した実施の形態における技術的思想は、これに限らず、シングルゲート型の不揮発性メモリにも適用することができる。
CG コントロールゲート電極
CHP 半導体チップ
ECF 電荷蓄積膜
G1 ゲート電極
HK 高誘電率膜
MC1 メモリセル
MG メモリゲート電極
OS1 オフセットスペーサ
OS2 オフセットスペーサ
OXF1 酸化シリコン膜
Q1 MISFET
SNF1 窒化シリコン膜
Claims (5)
- 不揮発性メモリのメモリセルと、
電界効果トランジスタと、
を含み、
半導体基板と、
前記半導体基板上に形成され、かつ、電荷蓄積膜を含む絶縁膜と、
前記絶縁膜上に形成された、前記メモリセル用の第1ゲート電極と、
前記第1ゲート電極の側壁に形成され、かつ、前記電荷蓄積膜と接する酸化シリコン膜を含む第1オフセットスペーサと、
前記半導体基板上に形成され、かつ、金属化合物を含むゲート絶縁膜と、
前記ゲート絶縁膜上に形成された、前記電界効果トランジスタ用の第2ゲート電極と、
前記第2ゲート電極の側壁に形成され、かつ、前記ゲート絶縁膜と接する窒化シリコン膜を含む第2オフセットスペーサと、
を有する、半導体装置の製造方法であって、
(a)前記メモリセルが形成されるメモリセル形成領域と、前記電界効果トランジスタが形成される周辺回路形成領域とを有する半導体基板を用意する工程、
(b)前記メモリセル形成領域の前記半導体基板上に、前記電荷蓄積膜を含む前記絶縁膜を形成する工程、
(c)前記メモリセル形成領域において、前記絶縁膜上に前記第1ゲート電極を形成する工程、
(d)前記(c)工程の後、前記周辺回路形成領域の前記半導体基板上に第1絶縁膜を形成する工程、
(e)前記周辺回路形成領域において、前記第1絶縁膜上にダミーゲート電極を形成する工程、
(f)前記(e)工程の後、前記メモリセル形成領域において、前記第1ゲート電極の側壁と前記電荷蓄積膜の側面端部とに接する前記酸化シリコン膜を含む前記第1オフセットスペーサを形成する工程、
(g)前記(e)工程の後、前記周辺回路形成領域において、前記ダミーゲート電極の側壁と前記第1絶縁膜の側面端部とに接する前記窒化シリコン膜を含む前記第2オフセットスペーサを形成する工程、
(h)前記(f)工程および前記(g)工程の後、前記ダミーゲート電極を前記第2ゲート電極に置換する工程、
を備える、半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
前記(d)工程で形成される前記第1絶縁膜は、前記金属化合物を含む前記ゲート絶縁膜であり、
前記(g)工程は、前記(f)工程の後に実施され、
前記第1オフセットスペーサは、
前記酸化シリコン膜と、
前記酸化シリコン膜上に形成された前記窒化シリコン膜と、
から形成され、
前記第2オフセットスペーサは、前記窒化シリコン膜から形成されている、半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
前記(d)工程で形成される前記第1絶縁膜は、前記金属化合物を含む前記ゲート絶縁膜であり、
前記(f)工程は、前記(g)工程の後に実施され、
前記第1オフセットスペーサは、前記酸化シリコン膜から形成され、
前記第2オフセットスペーサは、
前記窒化シリコン膜と、
前記窒化シリコン膜上に形成された前記酸化シリコン膜と、
から形成されている、半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
前記(d)工程で形成される前記第1絶縁膜は、第1酸化シリコン膜であり、
前記(h)工程は、
(h1)前記ダミーゲート電極を覆う層間絶縁膜を形成する工程、
(h2)前記層間絶縁膜の表面を研磨することにより、前記ダミーゲート電極の上面を露出する工程、
(h3)前記ダミーゲート電極を除去することにより溝を形成する工程、
(h4)前記溝の内壁に前記金属化合物を含む前記ゲート絶縁膜を形成する工程、
(h5)前記ゲート絶縁膜を介して、前記溝を埋め込む前記第2ゲート電極を形成する工程、
を有する、半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
(i)前記(c)工程の後、露出する前記絶縁膜を除去する工程を有し、
前記(i)工程では、前記絶縁膜の側面端部が前記第1ゲート電極の側面よりも後退する結果、前記第1ゲート電極の側面下部に窪み部が形成され、
前記(f)工程では、前記窪み部に前記酸化シリコン膜が埋め込まれる、半導体装置の製造方法。
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