KR20220085117A - 반도체 소자 - Google Patents

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KR20220085117A
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gate
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백두산
김동오
길규현
한정훈
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Abstract

반도체 소자가 제공된다. 반도체 소자는 게이트 절연막 및 상기 게이트 절연막 상의 게이트 전극을 포함하는 게이트 스택으로서, 상기 게이트 절연막은 제1 유전층 및 상기 제1 유전층 상에 상기 제1 유전층에 비해 높은 유전율을 갖는 제2 유전층을 포함하는 것; 상기 게이트 스택의 측면 상의 제1 스페이서; 및 상기 제1 스페이서 상에 배치되고, 상기 제1 스페이서의 하면보다 낮은 레벨에서 상기 제1 유전층을 향하여 돌출된 돌출부를 갖는 제2 스페이서를 포함하되, 상기 제2 스페이서는 상기 제1 유전층에 비해 높고, 상기 제1 스페이서에 비해 낮은 유전율을 가질 수 있다.

Description

반도체 소자{Semiconductor Device}
본 발명은 반도체 소자에 관한 것으로서, 보다 상세하게는 주변 회로 영역의 게이트 전극 상의 스페이서 구조체를 포함하는 반도체 소자에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업이 중요한 요소로 각광 받고 있다. 하지만, 전자 산업이 고도로 발전함에 따라, 반도체 소자의 고집적화 경향이 심화되고 있다. 반도체 소자의 고집적화를 위하여, 반도체 소자의 패턴들의 선폭이 점점 감소되고 있다. 하지만, 최근에 패턴들의 미세화는 새로운 노광 기술 및/또는 높은 비용의 노광 기술 등을 요구하고 있어, 반도체 소자의 고집적화가 점점 어려워지고 있다. 이에 따라, 최근에, 새로운 집적도 기술에 대한 많은 연구가 진행되고 있다.
본원 발명이 해결하고자 하는 과제는 제조가 용이하고 신뢰성이 향상된 반도체 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 소자는 게이트 절연막 및 상기 게이트 절연막 상의 게이트 전극을 포함하는 게이트 스택으로서, 상기 게이트 절연막은 제1 유전층 및 상기 제1 유전층 상에 상기 제1 유전층에 비해 높은 유전율을 갖는 제2 유전층을 포함하는 것; 상기 게이트 스택의 측면 상의 제1 스페이서; 및 상기 제1 스페이서 상에 배치되고, 상기 제1 스페이서의 하면보다 낮은 레벨에서 상기 제1 유전층을 향하여 돌출된 돌출부를 갖는 제2 스페이서를 포함하되, 상기 제2 스페이서는 상기 제1 유전층에 비해 높고, 상기 제1 스페이서에 비해 낮은 유전율을 가질 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 소자는 기판 상의 게이트 절연막 및 상기 게이트 절연막 상의 게이트 전극을 포함하는 게이트 스택으로서, 상기 게이트 절연막은 제1 유전층 및 상기 제1 유전층 상에 상기 제1 유전층에 비해 높은 유전율을 갖는 제2 유전층을 포함하는 것; 상기 게이트 스택의 측면 상의 스페이서 구조체로서, 상기 스페이서 구조체는, 제1 스페이서 및 상기 제1 스페이서 상에서 상기 제1 스페이서에 비해 낮은 유전율을 갖는 제2 스페이서를 포함하는 것; 상기 스페이서 구조체를 덮는 층간 절연막; 및 상기 층간 절연막을 관통하여 상기 기판과 연결되는 콘택 플러그를 포함하되, 상기 콘택 플러그는 상기 제2 스페이서와 인접한 제1 측면 및 상기 제1 측면의 반대면인 제2 측면을 갖고, 상기 제1 측면은 상기 제2 측면을 향하여 함몰된 함몰 영역을 가질 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 소자는 기판 상의 제1 유전층으로서, 상기 제1 유전층의 측면은 상기 제1 유전층의 내부로 오목하게 함몰된 함몰부를 갖는 것; 상기 제1 유전층 상에 상기 제1 유전층에 비해 높은 유전율을 갖는 제2 유전층; 상기 제2 유전층 상의 게이트 전극; 상기 제2 유전층의 측면 및 상기 게이트 전극의 측면 상의 제1 스페이서; 상기 제1 스페이서 상의 제2 스페이서; 및 상기 제1 스페이서와 상기 제2 스페이서의 사이에 배치되며, 상기 함몰부의 적어도 일부를 채우는 제3 스페이서를 포함하되, 상기 제2 스페이서는 상기 제1 스페이서에 비해 낮고 상기 제3 스페이서에 비해 높은 유전율을 가질 수 있다.
본 발명의 실시예들에 따르면, 신뢰성이 향상되고, 제조가 용이한 반도체 소자가 제공될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자의 개략적인 구성을 나타낸 평면도이다.
도 2는 본 발명의 실시예들에 따른 반도체 소자의 주변 회로 영역의 일부를 확대하여 나타낸 평면도이다.
도 3은 도 2의 A~A'선을 따라 자른 단면도이다.
도 4a는 도 3의 AA 부분을 확대한 확대 단면도이다.
도 4b는 도 3의 BB 부분을 확대한 확대 단면도이다.
도 5a 내지 도 5f는 본 발명의 실시예들에 따른 반도체 소자의 주변 회로 영역의 제조 방법을 설명하기 위한 도면들로, 도 2의 A-A' 부분에 대응되는 단면도들이다.
도 6a 및 도 7a는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도들이다.
도 6b 및 도 7b는 각각 도 6a CC 부분 및 도 7a의 DD 부분을 확대한 확대 단면도들이다.
도 8은 본 발명의 실시예들에 따른 셀 영역의 주요 구성들을 설명하기 위한 개략적인 평면도이다.
도 9a 내지 15a는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들로, 도 2의 A-A' 부분에 대응되는 단면도들이다.
도 9b 내지 15b는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들로, 도 8의 C-C' 부분 및 D-D' 부분에 대응되는 단면도들이다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 소자에 대해 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 소자의 개략적인 구성을 나타낸 평면도이다.
도 1을 참조하면 본 발명의 실시예들에 따른 반도체 소자는 셀 영역(CR) 및 셀 영역(CR)을 둘러싸는 주변 회로 영역(PR)을 갖는 기판(100)을 포함할 수 있다. 기판(100)은 실리콘(Si) 및 게르마늄(Ge) 등과 같은 반도체 원소, SiGe, SiC, GaAs, InAs, 및 InP 등과 같은 화합물 반도체들 중 적어도 하나를 포함할 수 있다. 기판(100)은, 예컨대, 실리콘 기판일 수 있다.
셀 영역(CR)은 기판(100)의 중앙 부분에 위치할 수 있다. 셀 영역(CR)은 휘발성 메모리 소자의 메모리 셀 영역 또는 비휘발성 메모리 소자의 메모리 셀 영역을 구성할 수 있다. 또한, 셀 영역(CR)은 트랜지스터 및 커패시터를 가지는 단위 메모리 셀, 또는 스위칭 소자 및 가변 저항을 가지는 단위 메모리 셀을 포함할 수 있다. 예컨대, 셀 영역은 DRAM (dynamic random access memory)의 메모리 셀 영역, MRAM (magnetic RAM) 메모리 셀 영역, SRAM (static RAM) 메모리 셀 영역, PRAM (phase change RAM) 메모리 셀 영역, RRAM (resistance RAM) 메모리 셀 영역 및 FRAM (ferroelectric RAM) 메모리 셀 영역 중 하나일 수 있다.
주변 회로 영역(PR)이 셀 영역(CR)과 인접하게 배치될 수 있다. 예컨대, 주변 회로 영역(PR)은 기판(100)의 에지(edge)와 셀 영역(CR)의 사이에 위치하여 셀 영역(CR)을 둘러쌀 수 있다. 주변 회로 영역(PR) 상에 셀 영역(CR) 내의 메모리 셀들을 구동하는 데 필요한 주변 회로들이 형성될 수 있다. 주변 회로들은, 예컨대, 워드라인 드라이버(driver), 센스 앰프(sense amplifier), 로우(row) 및 칼럼(column) 디코더들 및 제어 회로들을 포함할 수 있다. 주변 회로 영역(PR)은, 예컨대, 코어/페리 영역일수 있다.
도 2는 본 발명의 실시예들에 따른 반도체 소자의 주변 회로 영역의 일부를 확대하여 나타낸 평면도이다. 도 3은 도 2의 A~A'선을 따라 자른 단면도이다. 도 4a는 도 3의 AA 부분을 확대한 확대 단면도이다. 도 4b는 도 3의 BB 부분을 확대한 확대 단면도이다.
도 2 및 도 3을 참조하면, 주변 회로 영역(PR)의 기판(100) 상에 게이트 스택(200)이 배치될 수 있다. 게이트 스택(200)은 기판(100)의 상면과 평행한 방향으로 연장될 수 있다. 게이트 스택(200)은, 예컨대, 바(Bar)의 형태를 가질 수 있다. 게이트 스택(200)은 기판(100)의 상부에 형성된 제1 활성 영역(A1)상에 배치될 수 있다. 제1 활성 영역(A1)은 n형 또는 p형의 불순물이 도핑된 영역일 수 있으며, 소자분리막에 의해 정의될 수 있다.
기판(100)의 상부에 불순물 영역들(102)이 형성될 수 있다. 불순물 영역들(102)은 제1 활성 영역(A1)에 도핑된 불순물과 다른 도전형의 불순물들을 포함할 수 있다. 불순물 영역들(102)은 게이트 스택(200)에 인가되는 전압에 따라 전기적으로 연결되거나 또는 분리되는 한 쌍의 소스 영역 및 드레인 영역일 수 있다. 한 쌍의 불순물 영역들(102)은 게이트 스택(200)을 사이에 두고 서로 이격될 수 있다. 불순물 영역들(102)의 각각은 게이트 스택(200)의 양 측면(200s)과 인접하게 위치할 수 있다. 일 예로, 게이트 스택(200) 및 불순물 영역들(102)은 PMOS 트랜지스터를 구성할 수 있으며, 불순물 영역들(102)은 p형 불순물 영역들일 수 있다. 불순물 영역들(102)은, 예컨대, 붕소(B), 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 원소들 중 적어도 하나를 포함할 수 있다. 다른 예로, 게이트 스택(200) 및 불순물 영역들(102)은 NMOS 트랜지스터를 구성할 수 있으며, 불순물 영역들(102)은 n형 불순물 영역들일 수 있다. 불순물 영역들(102)은, 예컨대, 인(P), 비소(As) 및 안티몬(Sb) 원소들 중 적어도 하나를 포함할 수 있다.
구체적으로, 도 3 및 도 4a를 참조하면, 게이트 스택(200)은 게이트 절연막(210), 게이트 전극(220) 및 게이트 캐핑 패턴(230)을 포함할 수 있다. 게이트 절연막(210)은 기판(100)의 상면과 게이트 전극(220)의 사이에 개재될 수 있다. 게이트 캐핑 패턴(230)은 게이트 전극(220)의 상면 상에 배치될 수 있다.
게이트 절연막(210)은 제1 유전층(212) 및 제1 유전층(212) 상의 제2 유전층(214)을 포함할 수 있다. 제1 유전층(212)은 제2 유전층(214)에 비해 낮은 유전율(유전 상수, dielectric constant)을 가질 수 있다. 제1 유전층(212)의 유전율은 예컨대, 3.5 내지 4의 범위의 값을 가질 수 있다. 제1 유전층(212)은, 예컨대, 실리콘 산화막 및/또는 실리콘 산화질화막을 포함할 수 있다. 제2 유전층(214)은 실리콘산화막 및/또는 실리콘 산화질화막에 비해 유전상수가 큰 고유전층일 수 있다. 제2 유전층(214)은, 예컨대, 하프늄(Hf), 알루미늄(Al), 지르코늄(Zr), 및 란탄(La) 중 하나를 포함하는 산화물, 질화물, 규화물, 산화질화물, 또는 규화산화질화물일 수 있다.
제1 유전층(212)은 제2 유전층(214)에 비해 두꺼운 두께를 가질 수 있다. 또한, 제1 유전층(212)은 제2 유전층(214)에 비해 큰 폭을 가질 수 있다. 달리 말해서, 제1 유전층(212)은 제2 유전층(214)의 하면을 완전히 덮을 수 있으며, 제1 유전층(212)의 상면의 일부는 제2 유전층(214)에 의해 덮이지 않을 수 있다. 제1 유전층(212)은 그의 측면 상에 함몰부(CP)를 가질 수 있다. 함몰부(CP)는 제1 유전층(212)의 측벽들로부터 제1 유전층(212)의 내부로 오목하게 리세스된 형상을 가질 수 있다. 제1 유전층(212)이 함몰부(CP)를 가짐에 따라, 제1 유전층(212)의 폭은 제1 유전층(212)의 상면보다 낮고 하면보다 높은 레벨에서 최소값을 가질 수 있다.
함몰부(CP)의 내측벽은 라운드진 형상을 가질 수 있다. 달리 말해서, 제1 유전층(212)의 하면으로부터 제1 유전층(212)의 상면에 이르기까지 함몰부(CP)의 내측벽의 기울기는 연속적으로 변화할 수 있다. 함몰부(CP)는 제2 유전층(214)과 오프셋될 수 있다. 즉, 함몰부(CP)는 제2 유전층(214)과 수직적으로 중첩되지 않을 수 있다. 함몰부(CP)는 제2 유전층(214)의 측면 상에 위치한 제1 스페이서(310)와 수직적으로 중첩될 수 있다. 함몰부(CP)는 제1 스페이서(310)의 하면(310b)과 기판(100)의 상면 사이에 위치할 수 있다.
게이트 전극(220)이 제2 유전층(214) 상에 배치될 수 있다. 게이트 전극(220)은 순차적으로 적층된 제1 도전층(221), 제2 도전층(222), 제3 도전층(223), 계면층(225) 및 제4 도전층(224)을 포함할 수 있다.
제1 도전층(221)이 제2 유전층(214) 상에 적층될 수 있고, 제2 도전층(222)이 제1 도전층(221) 상에 적층될 수 있다. 제1 도전층(221) 및 제2 도전층(222)의 각각은 제2 유전층(214)에 비해 두꺼운 두께를 가질 수 있다. 제1 도전층(221) 및 제2 도전층(222)은 트랜지스터의 문턱 전압을 조절하기 위한 일함수 조절층들일 수 있다. 제1 도전층(221)은 p형의 금속막일 수 있으며, 제2 도전층(222)은 n형의 금속막일 수 있다. 제1 도전층(221)은, 예컨대, Ti, Ta, Al, Ni, Co, La, Pd, Nb, Mo, Hf, Ir, Ru, Pt, Yb, Dy, Er, Pd, TiAl, HfSiMo, TiN, WN,TaN, RuN, MoN, TiAlN, TaC, TiC, 및 TaC 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 제2 도전층(222)은 예컨대, La/TiN, Mg/TiN, 또는 Sr/TiN을 포함하는 층들을 더 포함할 수 있다. 제2 도전층(222)의 La 은 LaO 또는 LaON으로 대체될 수 있다. 실시예들에 따르면, 제1 도전층(221)은 생략될 수 있다. 제1 도전층(221)이 생략되는 경우, 게이트 전극(220)의 두께는 제1 도전층(221)의 두께만큼 낮아질 수 있다. 제1 도전층(221)이 생략된 게이트 전극(220)은, NMOS 트랜지스터의 게이트 전극(220)을 구성할 수 있다.
제3 도전층(223)이 제2 도전층(222) 상에 배치될 수 있다. 제3 도전층(223)은 제1 도전층(221) 및 제2 도전층(222)의 각각에 비해 두꺼운 두께를 가질 수 있다. 제3 도전층(223)은 도핑된 반도체층일 수 있다. 제3 도전층(223)은, 예컨대, 폴리 실리콘층일 수 있다. 제3 도전층(223)은 p형 도펀트로 도핑될 수 있다.
제4 도전층(224)이 제3 도전층 상에 배치될 수 있다. 제4 도전층(224)은 금속을 포함할 수 있다. 제4 도전층(224)은, 예컨대, W, Ti, 또는 Ta 중 적어도 하나를 포함할 수 있다. 제4 도전층(224)은 제1 도전층(221) 및 제2 도전층(222)의 각각에 비해 두꺼운 두께를 가질 수 있다.
계면층(225)이 제3 도전층(223)과 제4 도전층(224)의 사이에 형성될 수 있다. 계면층(225)은 제3 도전층(223)과 제4 도전층(224)의 계면에 형성된 실리사이드를 포함할 수 있다. 계면층(225)은, 예컨대, 티타늄실리사이드, 코발트 실리사이드, 니켈 실리사이드, 텅스텐 실리사이드, 백금 실리사이드 및 몰리브덴 실리사이드들 중 하나를 포함할 수 있다.
게이트 캐핑 패턴(230)이 게이트 전극(220)의 상면 상에 배치될 수 있다. 게이트 캐핑 패턴(230)은 제4 도전층(224)의 상면을 덮도록 형성되어 게이트 전극(220)을 보호할 수 있다. 게이트 캐핑 패턴(230)은 절연물질을 포함할 수 있다. 게이트 캐핑 패턴(230)은, 예컨대, 실리콘 질화물을 포함할 수 있다.
게이트 스택(200)의 측면들(200s) 상에 스페이서 구조체(300)가 배치될 수 있다. 스페이서 구조체(300)는 제1 스페이서(310), 제2 스페이서(320) 및 제3 스페이서(330)를 포함할 수 있다.
제1 스페이서(310)가 게이트 스택(200)의 측면(200s) 상에 형성될 수 있다. 제1 스페이서(310)는 측면들(200s)을 따라 수직적으로 연장될 수 있다. 제1 스페이서(310)는 제2 스페이서(320)에 비해 낮은 산소 원소 함량비를 가질 수 있다. 제1 스페이서(310)는 제1 유전율을 가질 수 있으며, 제1 유전율은 6.5 내지 7.5 범위의 값을 가질 수 있다. 제1 스페이서(310)는 제1 유전층(212)과 식각 선택성이 있는 물질을 포함할 수 있다. 제1 스페이서(310)는, 예컨대, 실리콘 질화물을 포함할 수 있다.
제1 스페이서(310)는 게이트 전극(220)의 측면들 및 게이트 캐핑 패턴(230)의 측면들을 완전히 덮을 수 있다. 제1 스페이서(310)의 상면은 게이트 캐핑 패턴(230)의 상면과 공면을 이룰 수 있다. 제1 스페이서(310)는 게이트 전극(220)의 측면 및 게이트 캐핑 패턴(230)의 측면 상에 직접 배치될 수 있다.
제1 스페이서(310)는 게이트 절연막(210)의 측면들을 부분적으로 덮을 수 있다. 구체적으로, 도 4a를 참조하면, 제1 스페이서(310)는 제1 유전층(212)의 상면 상에 배치되어 제2 유전층(214)의 측면을 덮을 수 있다. 제1 스페이서(310)는 제1 유전층(212)의 측면을 덮지 않을 수 있다. 제1 스페이서(310)의 하면(310b)은 후술될 제2 스페이서(320)의 돌출부(PP)에 비해 높은 레벨에 위치할 수 있다. 스페이서(310)의 하면(310b)은 제2 유전층(214)의 하면과 공면을 이룰 수 있다. 제1 스페이서(310)는 일정한 폭을 갖고 수직적으로 연장될 수 있다. 실시예들에 따르면, 제1 스페이서(310)의 폭은 제1 유전층(212)의 두께에 비해 작고, 제2 유전층(214)의 두께에 비해 클 수 있다.
다시, 도 3 및 도 4a를 참조하면, 제2 스페이서(320)가 제 1스페이서(310) 상에 배치될 수 있다. 제2 스페이서(320)는 제1 스페이서(310)에 비해 큰 폭을 가질 수 있다. 제2 스페이서(320)의 폭은 기판(100)의 상면과 멀어질수록 작아질 수 있다. 제2 스페이서(320)의 하면(320b)은 제1 유전층(212)의 상면보다 낮고, 제1 유전층(212)의 하면보다 높은 레벨에 위치할 수 있다.
제2 스페이서(320)는 제1 스페이서(310)에 비해 높은 산소 원소 함량비를 가질 수 있다. 제2 스페이서(320)는 제1 유전율에 비해 낮은 제2 유전율을 가질 수 있다. 실시예들에 따르면, 제2 유전율은 3 보다 높고 6보다 낮은 범위의 값을 가질 수 있다. 제2 스페이서(320)는, 실리콘(Si), 탄소(C), 산소(O) 및 질소(N)를 포함할 수 있다. 제2 스페이서(320)는, 예컨대, SIOCN을 포함할 수 있다. 실시예들에 따르면, 제2 스페이서(320)의 유전율(즉, 제2 유전율)은 제1 유전층(212)의 유전율에 비해 높을 수 있다.
제3 스페이서(330)가 제1 스페이서(310)와 제2 스페이서(320)의 사이에 배치될 수 있다. 제3 스페이서(330)는 제1 스페이서(310)의 측벽을 컨포멀하게 덮을 수 있다. 제3 스페이서(330)는 제1 스페이서(310)의 하면(310b)의 아래로 연장되어, 제1 유전층(212)의 함몰부(CP)의 일부를 채울 수 있다. 제3 스페이서(330)는 함몰부(CP)의 내측면을 컨포멀하게 덮을 수 있다. 예컨대, 제3 스페이서(330)는 제1 유전층(212)의 표면과 직접 접촉하여, 제1 유전층(212)의 표면결함을 방지할 수 있다. 예컨대, 제3 스페이서(330)는 질소(N)원소를 포함하지 않을 수 있으며, 제2 스페이서(320) 내의 질소 원소가 제1 유전층(212)에 접촉하는 것을 방지할 수 있다. 이에 따라, 제3 스페이서(330)는 단기 신뢰성 지표인 타임 제로 절연 파괴(time-zero dielectric breakdown; TZDB) 특성을 향상시킬 수 있다. 제3 스페이서(330)는 기판(100)의 상면 상으로 연장되어, 기판(100)과 제2 스페이서(320)의 사이에 개재될 수 있다. 제3 스페이서(330)는 제1 스페이서(310) 및 제2 스페이서(320)에 비해 얇은 두께를 가질 수 있다. 제3 스페이서(330)는 제1 유전율 및 제2 유전율에 비해 낮은 제3 유전율을 가질 수 있다. 제3 유전율은, 예컨대, 3.5 내지 4.5 범위의 값을 가질 수 있다. 제3 스페이서(330)는, 예컨대, 실리콘 산화물을 포함할 수 있다. 실시예들에 따르면, 제2 유전율은 제3 유전율에 비해 낮을 수 있다. 제2 스페이서(320)의 유전율(제2 유전율)은 이하 제2 스페이서(320)의 형성 방법과 함께 다시 설명된다.
제2 스페이서(320)는 제1 스페이서(310)의 하면(310b)보다 낮은 레벨에서 제1 유전층(212)을 향하여 돌출된 돌출부(PP)를 가질 수 있다. 돌출부(PP)는 제1 유전층(212)의 함몰부(CP)의 내부로 적어도 부분적으로 삽입될 수 있다. 일 예에 따르면, 돌출부(PP)는 제3 스페이서(330)에 의해 부분적으로 채워진 함몰부(CP)의 잔부를 완전히 채울 수 있다. 돌출부(PP)는 라운드진 형상을 가질 수 있다. 달리 말해서, 제1 유전층(212)과 마주하는 돌출부(PP)의 표면의 기울기는 돌출부(PP)의 하단으로부터 상단에 이르기까지 연속적으로 변화할 수 있다. 돌출부(PP)는, 예컨대, 반원 또는 찌그러진 반원의 형상을 가질 수 있다.
돌출부(PP)는 제1 스페이서(310)와 적어도 부분적으로 오버랩 될 수 있다. 또한, 돌출부(PP)는 게이트 전극(220)과 오버랩되지 않을 수 있다. 돌출부(PP)의 팁(PPt)은 제1 스페이서(310)의 하면(310b) 아래에 위치할 수 있으며, 게이트 전극(220)의 측면과는 수평적으로 이격될 수 있다.
스페이서 구조체(300) 상에 제1 층간 절연막(110)이 형성될 수 있다. 제1 층간 절연막(110)은 스페이서 구조체(300)의 측벽들을 덮을 수 있고, 스페이서 구조체(300)의 상면을 덮지 않을 수 있다. 제1 층간 절연막(110)의 상면은, 게이트 캐핑 패턴(230)의 상면과 공면을 이룰 수 있다. 제1 층간 절연막(110)은 HDP 산화막, 또는 FCVD (flowable CVD) 방법으로 형성된 실리콘 산화막을 포함할 수 있다. 제1 층간 절연막(110) 상에 제2 층간 절연막(120) 및 제3 층간 절연막(130)이 형성될 수 있다. 제2 층간 절연막(120)의 하면은 게이트 캐핑 패턴(230)의 상면을 덮을 수 있다. 제2 층간 절연막(120) 및 제3 층간 절연막(130)은, 예컨대, 제1 층간 절연막(110)과 동일한 물질을 포함할 수 있으며, 동일한 방법으로 형성될 수 있다. 제1 층간 절연막(110), 제2 층간 절연막(120) 및 제3 층간 절연막(130)은 일체를 이룰 수 있으며, 이들의 경계는 구분되지 않을 수 있다.
콘택 플러그들(410)이 제1 층간 절연막(110), 제2 층간 절연막(120) 및 제3 층간 절연막(130)을 관통하여 불순물 영역들(102)과 연결될 수 있다. 콘택 플러그(410)는 도전 패턴(414) 및 도전 패턴(414) 상의 베리어 층(412)을 포함할 수 있다. 도전 패턴(414)은 금속을 포함할 수 있다. 도전 패턴(414)은, 예컨대, 구리(Cu), 텅스텐(W) 및 알루미늄(Al), 탄탈럼(Ta) 및 티타늄(Ti) 중 적어도 하나를 포함할 수 있다. 베리어 층(412)은 금속 질화물을 포함할 수 있다. 베리어 층(412)은, 예컨대, 티타늄 질화물(TiN), 탄탈럼 질화물(TaN) 및 텅스텐 질화물(WN) 중 하나를 포함할 수 있다.
구체적으로, 도 3 및 도 4b를 참조하면, 콘택 플러그(410)는 스페이서 구조체(300)와 인접한 제1 측면(410s1) 및 제1 측면(410s1)의 반대면인 제2 측면(410s2)을 가질 수 있다. 콘택 플러그(410)의 제1 측면(410s1)은 제2 스페이서(320)와 직접 접촉할 수 있다. 콘택 플러그(410)는 제3 층간 절연막(130)의 상면으로부터 스페이서 구조체(300)의 측벽을 따라 기판(100)의 상면 상으로 연장될 수 있다. 스페이서 구조체(300)의 측벽이 곡면의 형태를 가짐에 따라, 콘택 플러그(410) 제1 측면(410s1)은 제2 측면(410s2)을 향하여 함몰된 함몰 영역(410sc)을 가질 수 있다. 콘택 플러그(410)가 함몰 영역(410sc)을 가짐에 따라, 콘택 플러그(410)와 게이트 스택(200) 사이의 간격이 증가할 수 있다. 콘택 플러그(410)와 게이트 스택(200) 사이의 간격의 증가는 콘택 플러그(410)와 게이트 스택(200) 사이에 불필요하게 형성된 캐패시턴스를 감소시킬 수 있다. 즉, 콘택 플러그(410)가 함몰 영역(410sc)은 게이트 스택(200) 사이의 기생 캐패시턴스를 감소시킬 수 있다. 콘택 플러그(410)와 게이트 스택(200) 사이의 간격의 증가는 콘택 플러그(410)와 게이트 스택(200) 사이에 형성되는 전기장을 감소시켜 반도체 소자의 신뢰성을 개선할 수 있다.
콘택 플러그(410)는 그의 하면(410b)에 가까워질수록 좁아지는 폭을 가질 수 있다. 콘택 플러그(410)와 제2 스페이서(320)가 접촉하는 최상단 레벨인 제1 레벨(LV1)에서 콘택 플러그(410)의 폭은 불연속적으로 변화될 수 있다. 예컨대, 제3 층간 절연막(130)의 상면으로부터 제1 레벨(LV1)에 이르기까지 콘택 플러그(410)의 폭은 일정하게 감소할 수 있다. 제1 레벨(LV1)으로부터 기판(100)의 상면에 이르기까지 레벨에 따른 콘택 플러그(410)의 폭의 변화량이 증가될 수 있다.
실시예들에 따르면, 콘택 플러그(410)는 제1 레벨(LV1)의 아래에 위치하는 제1 부분 및 제1 레벨(LV1)의 위에 위치한 제2 부분을 가질 수 있다. 제1 부분은 수평적으로 비대칭 적인 형태를 가질 수 있으며, 제2 부분은 수평적으로 대칭적인 형태를 가질 수 있다.
실시예들에 따르면, 기판(100)의 상면과 콘택 플러그(410)의 제2 측면(410s2)이 이루는 각도는 레벨에 관계 없이 일정할 수 있다. 반면, 기판(100)의 상면과 콘택 플러그(410)의 제1 측면(410s1)이 이루는 각도는, 제1 레벨(LV1)의 아래에서, 레벨에 따라 달라질 수 있다. 기판(100)의 상면과 콘택 플러그(410)의 제1 측면(410s1)이 이루는 각도의 최소값은 기판(100)의 상면과 제2 측면(410s2)이 이루는 각도의 최소값에 비해 작을 수 있다. 예컨대, 기판(100)의 상면과 콘택 플러그(410)의 제1 측면(410s1)이 이루는 각도는 제1 레벨(LV1)에서 최소값을 가질 수 있다.
도 5a 내지 도 5f는 본 발명의 실시예들에 따른 반도체 소자의 주변 회로 영역의 제조 방법을 설명하기 위한 도면들로, 도 2의 A-A' 부분에 대응되는 단면도들이다.
도 5a를 참조하면, 기판(100) 상에 제1 예비 유전층(212p)을 형성할 수 있다. 이어서, 제1 예비 유전층(212p) 상에 제2 유전층(214), 게이트 전극(220) 및 게이트 캐핑 패턴(230)을 형성할 수 있다. 제1 예비 유전층(212p), 제2 유전층(214), 게이트 전극(220) 및 게이트 캐핑 패턴(230)의 구체적인 형성 방법은, 이후, 반도체 소자의 셀 영역(CR, 도 1 참조)의 제조 방법과 함께 구체적으로 설명된다.
제1 예비 유전층(212p)의 상면 상에 제1 예비 스페이서 막(310p)을 형성할 수 있다. 제1 예비 스페이서 막(310p)은 제2 유전층(214)의 측면 및 게이트 전극(220)의 측면을 컨포멀하게 덮을 수 있다. 또한, 제1 예비 스페이서 막(310p)은 게이트 캐핑 패턴(230)의 측면 및 상면을 컨포멀하게 덮을 수 있다. 제1 예비 스페이서 막(310p)은, 예컨대, ALD (atomic layer deposition) 공정을 통하여 형성될 수 있다.
도 5b를 참조하면, 제1 예비 스페이서 막(310p)을 부분적으로 제거하여 제1 스페이서(310)를 형성할 수 있다. 제1 예비 스페이서 막(310p)을 부분적으로 제거하는 것은 이방성 식각 공정을 이용하여 수행될 수 있다. 이방성 식각 공정에 의해 게이트 캐핑 패턴(230) 상의 제1 예비 스페이서 막(310p) 및 기판(100)의 상면과 인접한 제1 예비 스페이서 막(310p)이 제거될 수 있다. 제2 유전층(214)의 측면, 게이트 전극(220)의 측면 및 게이트 캐핑 패턴(230)의 측면 상에 제1 예비 스페이서 막(310p)은 제거되지 않고 잔존되어 제1 스페이서(310)를 형성할 수 있다.
이방성 식각 공정이 진행되는 제1 예비 유전층(212p)의 일부가 제거될 수 있다. 게이트 전극(220) 및 제1 스페이서(310) 아래의 제1 예비 유전층(212p)은 제거되지 않고 잔존될 수 있다. 제1 예비 유전층(212p)의 측면과 제1 스페이서(310)의 측면은 정렬될 수 있다.
도 5b 및 도 5c를 참조하면, 제1 예비 유전층(212p)의 측면 상에 함몰부(CP)를 형성하여 제1 유전층(212)을 형성할 수 있다. 함몰부(CP)를 형성하는 것은 제1 예비 유전층(212p)의 측면의 일부를 제거하는 것을 포함할 수 있다. 실시예들에 따르면, 제1 예비 유전층(212p)의 측면 상에 함몰부(CP)를 형성하는 것은 셀 영역(CR)의 기판(100) 상에 세정 공정을 수행하는 것을 포함할 수 있다. 세정 공정이 수행되는 동안 제1 활성 영역(A1) 상에 형성된 자연 산화막들이 함께 제거될 수 있다. 세정 공정은 플라즈마 건식 세정 공정을 포함할 수 있다. 플라즈마 건식 세정 공정은, 예컨대, 수소 가스를 이용하여 수행될 수 있다. 구체적으로, 플라즈마 발생장치에 H2 및 SiH2 물질을 포함하는 공정 가스를 유입하여 플라즈마를 발생시킨 후, 발생된 플라즈마에 의해 활성화된 라디칼을 이용하여 제1 활성 영역(A1) 상의 구조체들의 표면을 세정할 수 있다. 다른 예에 따르면, 세정 공정은 제1 활성 영역(A1) 상의 구조체들의 표면을 세정하기 위하여 습식 세정공정을 포함할 수 있다. 습식 세정 공정은, 예컨대, HF 용액을 이용하여 수행될 수 있다.
도 5d를 참조하면, 게이트 스택(200) 및 제1 스페이서(310)에 의해 노출된 활성 영역(A1)의 상부에 불순물 영역들(102)을 형성할 수 있다. 불순물 영역들(102)은 이온주입 공정을 통하여 형성될 수 있다. 이어서, 게이트 스택(200) 및 제1 스페이서(310)를 둘러싸는 제3 예비 스페이서 막(330p)을 형성할 수 있다. 제3 예비 스페이서 막(330p)은 기판(100)의 상면, 제1 유전층(212)의 상면, 제1 스페이서(310)의 측면 및 게이트 캐핑 패턴(230)의 상면을 컨포멀하게 덮을 수 있다. 제3 예비 스페이서 막(330p)은 제1 유전층(212)의 측면 상의 함몰부(CP)를 분적으로 채울 수 있다. 제3 예비 스페이서 막(330p)은 함몰부(CP)의 내측벽을 컨포멀하게 덮을 수 있다.
도 5e를 참조하면, 제3 예비 스페이서 막(330p) 상에 제2 예비 스페이서 막(320p)을 형성할 수 있다. 제2 예비 스페이서 막(320p)은 제3 예비 스페이서 막(330p)에 비해 두껍게 형성될 수 있으며, 제3 예비 스페이서 막(330p)에 의해 부분적으로 채워진 함몰부(CP)의 잔부를 완전히 채우도록 형성될 수 있다. 제2 예비 스페이서 막(320p)은, 예컨대, SIOCN을 포함할 수 있다. 제2 예비 스페이서 막(320p)은 플라즈마 강화 원자층 증착(PEALD) 공정을 이용하여 형성될 수 있다. 플라즈마 강화 원자층 증착 공정이 수행되는 동안 제2 예비 스페이서 막(320p) 내의 산소, 탄소, 질소 함량비를 제어하여 제2 예비 스페이서 막(320p)이 낮은 유전율을 갖도록 제어할 수 있다. 예컨대, 제2 예비 스페이서 막(320p)의 유전율은 3 보다 높고 6보다 낮은 값 갖도록 제어될 수 있다.
도 5e 및 도 5f를 참조하면, 제2 예비 스페이서 막(320p) 및 제3 예비 스페이서 막(330p)을 이방성 식각하여 스페이서 구조체(300)를 형성할 수 있다. 기판(100)의 상면 상에서, 제2 예비 스페이서 막(320p) 및 제3 예비 스페이서 막(330p)의 수평적으로 연장된 부분들이 부분적으로 제거될 수 있다. 게이트 캐핑 패턴(230)의 상면 상에서, 제2 예비 스페이서 막(320p) 및 제3 예비 스페이서 막(330p)이 제거될 수 있다. 제1 스페이서(310), 제2 스페이서(320) 및 제3 스페이서(330)의 측면들은 수직적으로 정렬될 수 있으며, 제1 스페이서(310), 제2 스페이서(320) 및 제3 스페이서(330)상면들은 서로 공면을 이룰 수 있다.
도 6a 및 도 7a는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도들이다. 도 6b 및 도 7b는 각각 도 6a의 CC 부분 및 도 6b의 DD 부분을 확대한 확대 단면도들이다. 앞서 설명된 구성들과 동일한 구성들에 대한 상세한 설명은 생략될 수 있다.
도 6a 및 도 6b를 참조하면, 제3 스페이서(330)는 제2 스페이서(320)와 제1 스페이서(310)의 사이 및 제2 스페이서(320)와 제1 유전층(212)의 사이에 배치될 수 있다. 기판(100)의 상면과 제2 스페이서(320)의 사이에는 제3 스페이서(330)가 위치하지 않을 수 있다. 제2 스페이서(320)는 기판(100)의 상면과 접촉할 수 있다. 제2 스페이서(320)의 바닥면은 제1 유전층(212)의 하면 및 제3 스페이서(330)의 바닥과 동일 레벨에 위치할 수 있다.
도 7a 및 도 7b를 참조하면, 제2 스페이서(320)는 제1 스페이서(310) 및 제1 유전층(212)과 직접 접촉할 수 있다. 달리 말해서, 앞서 도 3을 참조하여 설명된 설명된 제3 스페이서(330)는 생략될 수 있다. 제2 스페이서(320)는 제1 유전층(212)의 함몰부(CP)를 완전히 채울 수 있다. 제2 스페이서(320)의 돌출부(PP)는 함몰부(CP)의 내측벽과 직접 접촉할 수 있다. 제2 스페이서(320)의 돌출부(PP)의 두께는 제1 유전층(212)의 두께와 동일할 수 있다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 소자의 셀 영역 및 주변 회로 영역의 제조 방법들이 설명된다.
도 8은 본 발명의 실시예들에 따른 셀 영역의 주요 구성들을 설명하기 위한 개략적인 평면도이다. 도 9a 내지 15a는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 도면으로, 도 2의 A-A' 부분에 대응되는 단면도들이다. 도 9b 내지 15b는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 도면으로, 도 8의 C-C' 부분 및 D-D' 부분에 대응되는 단면도들이다.
도 2, 도 8, 도 9a 및 도 9b를 참조하면, 셀 영역(CR)의 기판(100)에 제2 활성 영역(A2)을 정의하는 소자 분리막(101)을 형성할 수 있다. 실시예들에 따르면, 반도체 소자는 DRAM 소자이고, 기판(100)의 셀 영역(CR)은 DRAM 소자의 메모리 셀 영역일 수 있다. 소자 분리막(101)을 형성하기에 앞서 주변 회로 영역(PR) 상에 마스크를 형성하여 주변 회로 영역(PR)을 보호할 수 있다. 소자 분리막(101)은 기판(100) 상부에 트렌치들을 형성하고, 트렌치들 내에 절연물질을 채워 형성될 수 있다. 제2 활성 영역들(A2)은 제1 방향(D1) 및 제2 방향(D2)을 따라 2차원적으로 배열될 수 있다. 제2 활성 영역들(A2)의 각각은, 예컨대, 장방형 또는 바 형상을 가질 수 있다. 제2 활성 영역들(A2)은 평면적 관점에서 지그재그 형태로 배열될 수 있으며, 제1 방향(D1) 및 제2 방향(D2)에 대해 사선 방향으로 장축을 가질 수 있다.
셀 영역(CR)의 기판(100) 상에 제1 방향(D1)으로 연장되는 복수 개의 워드 라인들(WL)을 형성할 수 있다. 먼저, 제2 활성영역(A2) 및 소자 분리막(101)을 패터닝하여 제1 방향(D1)으로 연장되는 게이트 리세스 영역들(142)이 형성될 수 있다. 워드 라인들(WL)이 셀 게이트 절연막(143)을 개재하여 게이트 리세스 영역들(142)의 하부에 형성될 수 있다. 게이트 리세스 영역들(142)의 하부면들은 소자 분리막(101)의 하부면보다 위에 위치할 수 있다. 워드 라인들(WL)의 상부면들은 소자 분리막(101)의 상부면보다 아래에 위치할 수 있다. 게이트 하드 마스크 패턴들(145)이 워드 라인들(WL)이 형성된 게이트 리세스 영역들 내에 형성될 수 있다.
워드 라인들(WL)을 형성한 후, 워드 라인들(WL) 양측의 제2 활성영역들(A2) 내에 셀 불순물 영역들을 형성할 수 있다. 셀 불순물 영역들은 활성영역들(A2)의 상부에 형성될 수 있다. 셀 불순물 영역들은 이온주입 공정을 통하여 형성될 수 있으며, 제2 활성영역(A2)과 반대의 도전형을 가질 수 있다.
기판(100)의 전면에 버퍼막(109)이 형성될 수 있다. 버퍼막(109)은 단일막 또는 복수 개의 절연막들을 포함할 수 있다. 버퍼막(109)은, 예를 들어, 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산화질화막을 포함할 수 있다.
도 10a 및 도 10b를 참조하면, 셀 영역(CR) 및 주변 회로 영역(PR)의 기판(100)의 전면 상에 제1 예비 유전층(212p) 및 제2 예비 유전층(214p)을 형성할 수 있다. 제1 예비 유전층(212p)은 제2 예비 유전층(214p)에 비해 유전 상수가 낮을 수 있다. 예컨대, 제1 예비 유전층(212p)은 실리콘 산화막 및/또는 실리콘 산화질화막을 포함할 수 있다. 제1 예비 유전층(212p)은 제2 예비 유전층(214p)보다 두꺼울 수 있다. 제2 예비 유전층(214p)은 실리콘산화막보다 유전상수가 큰 고유전층일 수 있다. 예컨대, 제2 예비 유전층(214p)은 하프늄(Hf), 알루미늄(Al), 지르코늄(Zr), 및 란탄(La) 중 하나를 포함하는 산화물, 질화물, 규화물, 산화질화물, 또는 규화산화질화물일 수 있다. 제1 예비 유전층(212p) 및 제2 예비 유전층(214p)은 ALD, CVD, 및 PVD 중 하나로 형성될 수 있다.
제2 예비 유전층(214p) 상에 제1 예비 도전층(221p) 및 제2 예비 도전층(222p)을 형성할 수 있다. 제1 예비 도전층(221p) 및 제2 예비 도전층(222p)은 ALD 또는 PVD에 의하여 형성될 수 있다.
도 11a 및 도 11b를 참조하면, 주변 회로 영역(PR) 상에 마스크를 형성하여 주변 회로 영역(PR)을 보호한 후, 셀 영역(CR) 상의 제1 예비 유전층(212p), 제2 예비 유전층(214p), 제1 예비 도전층(221p) 및 제2 예비 도전층(222p)을 제거할 수 있다.
이어서, 기판(100) 및 버퍼막(109)을 패터닝하여 셀 불순물 영역들을 각각 노출시키는 리세스 영역들(151)이 형성될 수 있다. 예컨대, 리세스 영역들(151)의 각각은 평면적 관점에서 타원 형태를 가질 수 있다. 또한, 리세스 영역들(151)은 평면적 관점에서 지그재그 형태 또는 벌집(honeycomb) 형태로 배열될 수 있다. 리세스 영역들(151)을 형성하기 위한 이방성 식각 공정시 셀 불순물 영역들과 인접한 소자 분리막(101), 셀 게이트 절연막(143) 및 게이트 하드 마스크 패턴들(145)의 일부가 함께 식각될 수 있다.
도 12a 및 도 12b를 참조하면, 리세스 영역들(151)을 채우는 제1 콘택(DC)을 형성할 수 있다. 이어서, 셀 영역(CR) 및 주변 회로 영역(PR)의 기판(100)의 전면 상에 제3 예비 도전층(223p), 예비 계면층(225p) 및 제4 예비 도전층(224p)을 형성할 수 있다. 제3 예비 도전층(223p) 및 제4 예비 도전층(224p)은 ALD 또는 PVD에 의하여 형성될 수 있다. 예비 계면층(225p)은 실리사이드를 포함할 수 있으며, 제3 예비 도전층(223p)을 상부면을 금속 물질과 반응시켜 형성할 수 있다. 제4 예비 도전층(224p) 상에 예비 캐핑 패턴(230p)이 형성될 수 있다. 캐핑 패턴(230p)은 ALD, CVD, 및 PVD 중 하나로 형성될 수 있다.
도 13a 및 도 13b를 참조하면, 셀 영역(CR) 상에 마스크를 형성하여 셀 영역(CR)을 보호한 후 주변 회로 영역(PR) 상에 게이트 스택(200) 및 스페이서 구조체(300)를 형성할 수 있다. 주변 회로 영역(PR) 상에서 제1 예비 유전층(212p) 및 제2 예비 유전층(214p)이 패터닝되어 게이트 절연막(210)이 형성될 수 있다. 제1 예비 도전층(221p), 제2 예비 도전층(222p), 제3 예비 도전층(223p), 예비 계면층(225p) 및 제4 예비 도전층(224p)이 패터닝 되어 게이트 전극(220)이 형성될 수 있다. 예비 캐핑 패턴(230p)이 패터닝 되어 게이트 캐핑 패턴(230)이 형성될 수 있다. 게이트 절연막(210), 게이트 전극(220) 및 게이트 캐핑 패턴(230)은 게이트 스택(200)을 구성할 수 있다. 게이트 스택(200)과 인접한 제1 활성 영역(A1)의 상부에 불순물 영역들(102)을 형성할 수 있다. 게이트 스택(200)의 측면 상에 스페이서 구조체(300)가 형성될 수 있다. 게이트 스택(200) 및 스페이서 구조체(300)를 형성하는 구체적인 방법들은 도 5a 내지 도 5f를 참조하여 설명한 것과 동일할 수 있다.
이어서, 주변 회로 영역(PR)의 기판(100) 상에 스페이서 구조체(300)의 측면들을 덮는 제1 층간 절연막(110)을 형성할 수 있다. 이어서, 셀 영역(CR)을 보호하는 마스크를 제거한 후, 셀 영역(CR) 및 주변 회로 영역(PR)의 기판(100)의 전면 상에 제2 예비 층간 절연막(120p)을 형성할 수 있다. 제1 층간 절연막(110) 및 제2 예비 층간 절연막(120p)은 HDP 산화막, 또는 FCVD (flowable CVD) 방법으로 형성된 실리콘 산화막을 포함할 수 있다.
도 14a 및 도 14b를 참조하면, 주변 회로 영역(PR) 상에 마스크를 형성하여 주변 회로 영역(PR)을 보호한 후 셀 영역(CR) 상에 비트라인 구조체(BLS)을 형성할 수 있다. 비트라인 구조체(BLS)는 비트라인 도전 패턴(240) 및 비트라인 캐핑 패턴(250)을 포함할 수 있다.
구체적으로, 셀 영역(CR)의 기판(100) 상에 패터닝 공정을 수행하여 제3 예비 도전층(223p), 예비 계면층(225p), 제4 예비 도전층(224p), 예비 캐핑 패턴(230p) 및 제2 예비 층간 절연막(120p)을 패터닝할 수 있다. 패터닝된 제3 예비 도전층(223p), 예비 계면층(225p), 제4 예비 도전층(224p), 예비 캐핑 패턴(230p) 및 제2 예비 층간 절연막(120p)은 각각 제1 셀 도전층(243), 셀 계면층(245), 제2 셀 도전층(244), 제1 셀 캐핑 패턴(252) 및 제2 셀 캐핑 패턴(254)을 구성할 수 있다. 비트라인 도전 패턴(240)은 제1 셀 도전층(243), 셀 계면층(245) 및 제2 셀 도전층(244)을 포함할 수 있으며, 비트라인 캐핑 패턴(250)은 제1 셀 캐핑 패턴(252) 및 제2 셀 캐핑 패턴(254)을 포함할 수 있다.
도 15a를 참조하면, 비트라인 구조체(BLS)의 하부 측벽 상에 하부 절연 패턴(119)을 형성할 수 있다. 이어서, 비트라인 구조체(BLS)의 측벽 상에 비트라인 스페이서(260)를 형성할 수 있다. 비트라인 스페이서(260)는 비트라인 구조체(BLS)의 측벽 상에 순차적으로 형성된 제1 비트라인 스페이서(262), 제2 비트라인 스페이서(264) 및 제3 비트라인 스페이서(268)를 포함할 수 있다.
이어서, 비트라인 스페이서들(260)의 사이에 랜딩패드 구조체(270)를 형성할 수 있다. 랜딩패드 구조체(270)는 제2 활성 영역(A2)과 연결된 스토리지 노드 콘택들(274) 및 스토리지 노드 콘택들(274)과 연결된 랜딩 패드들(276)을 포함할 수 있다. 스토리지 노드 콘택들(274)의 상부면들은 비트라인 구조체들(BLS)의 비트라인 캐핑 패턴(250)의 하부면 아래에 위치할 수 있다. 스토리지 노드 콘택(274)은, 예컨대, 도펀트로 도핑된 반도체 물질(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 알루미늄, 티타늄 및/또는 탄탈륨), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물) 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다.
이어서, 스토리지 노드 콘택들(274) 상에 랜딩패드들(276)을 형성할 수 있다. 랜딩 패드들(276)을 형성하는 것은 스토리지 노드 콘택들(274) 상에 비트라인 스페이서들(260)들 덮는 금속막을 형성하는 것, 금속막의 상면을 평탄화하는 것 및 상면이 평탄화된 금속막을 패터닝하는 것을 포함할 수 있다. 금속막이 패터닝됨에 따라 랜딩 패드들(276)의 각각은 전기적으로 서로 분리될 수 있다. 금속막이 패터닝되는 동안 비트라인 스페이서들(260)의 일부 및 비트라인 캐핑 패턴(250)의 일부가 함께 제거될 수 있다. 금속막의 일부, 비트라인 스페이서들(260)의 일부 및 비트라인 캐핑 패턴(250)의 일부가 제거된 빈 공간은 상부 절연막(272)으로 채워질 수 있다.
도 15b를 참조하면, 주변 회로 영역(PR)의 기판(100) 상에 불순물 영역들(102)을 노출하는 콘택 홀들(H)을 형성할 수 있다. 콘택 홀들(H)은 제1 층간 절연막(110), 제2 층간 절연막(120), 및 제3 층간 절연막(130)에 대한 이방성 식각 공정을 통하여 형성될 수 있다. 콘택 홀들(H)은 스페이서 구조체(300)와 부분적으로 오버랩될 수 있다. 구체적으로, 콘택 홀들(H)은 제2 스페이서(320)의 측면의 일부와 수직적으로 중첩될 수 있다.
제1 층간 절연막(110), 제2 층간 절연막(120), 및 제3 층간 절연막(130)은 제2 스페이서(320)와 식각 선택성이 있는 물질을 포함할 수 있다. 따라서, 제2 스페이서(320)의 측면들은 콘택 홀들(H)들을 형성하기 위한 이방성 식각 공정에 의해 식각되지 않고 콘택 홀들(H)들 내에 잔존될 수 있다. 콘택 홀들(H)들은 기판(100)의 상면과 가까워질수록 좁아지는 폭을 가질 수 있다. 콘택 홀들(H)들 하부는 제2 스페이서(320)의 라운드진 측면들에 의해 비-선형적인 형상을 가질 수 있다.
다시 도 3을 참조하면, 콘택 홀들(H)의 내에 콘택 플러그들(410)을 형성할 수 있다. 콘택 플러그들(410)을 형성하는 것은 콘택 홀들(H)의 내벽들을 컨포멀하게 덮는 베리어 층들(412)을 형성하는 것 및 콘택 홀들(H)의 잔부를 채우는 도전 패턴들(414)을 형성하는 것을 포함할 수 있다. 도전 패턴들(414)과 베리어 층들(412)의 상부는 제3 층간 절연막(130)의 상면과 동일 레벨에 위치하도록 평탄화될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 게이트 절연막 및 상기 게이트 절연막 상의 게이트 전극을 포함하는 게이트 스택으로서, 상기 게이트 절연막은 제1 유전층 및 상기 제1 유전층 상에 상기 제1 유전층에 비해 높은 유전율을 갖는 제2 유전층을 포함하는 것;
    상기 게이트 스택의 측면 상의 제1 스페이서; 및
    상기 제1 스페이서 상에 배치되고, 상기 제1 스페이서의 하면보다 낮은 레벨에서 상기 제1 유전층을 향하여 돌출된 돌출부를 갖는 제2 스페이서를 포함하되,
    상기 제2 스페이서는 상기 제1 유전층에 비해 높고, 상기 제1 스페이서에 비해 낮은 유전율을 갖는 반도체 소자.
  2. 제1 항에 있어서,
    상기 돌출부는 상기 제1 스페이서와 적어도 부분적으로 오버랩되는 반도체 소자.
  3. 제1 항에 있어서,
    상기 제1 스페이서는 상기 제1 유전층의 상면 상에 위치하는 반도체 소자.
  4. 제1 항에 있어서,
    상기 제1 유전층의 측면은 상기 제1 유전층의 내부로 함몰된 함몰부를 포함하고, 상기 돌출부는 상기 함몰부를 적어도 부분적으로 채우는 반도체 소자.
  5. 제1 항에 있어서,
    상기 제1 스페이서와 상기 제2 스페이서의 사이에 상기 제1 스페이서에 비해 낮은 유전율을 갖는 제3 스페이서를 더 포함하는 반도체 소자.
  6. 제1 항에 있어서,
    상기 제2 스페이서의 바닥면은 상기 제1 유전층의 바닥면보다 높은 레벨에 위치하는 반도체 소자.
  7. 제1 항에 있어서,
    상기 제1 스페이서는 상기 제1 유전층에 비해 높고 상기 제2 유전층에 비해 낮은 유전율을 갖는 반도체 소자.
  8. 제1 항에 있어서,
    상기 제1 스페이서는 상기 제2 유전층과 상기 제2 스페이서의 사이에 위치하는 반도체 소자.
  9. 제1 항에 있어서,
    상기 제2 스페이서는 상기 제1 스페이서에 비해 높은 산소 원소 함량비를 갖는 반도체 소자.
  10. 제1 항에 있어서,
    상기 제2 스페이서는 SIOCN을 포함하는 반도체 소자.
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