KR102471277B1 - 게이트 절연층을 갖는 반도체 소자 - Google Patents

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Abstract

반도체 소자는 상면에 게이트 트렌치를 포함하는 기판, 상기 게이트 트렌치의 상부 영역의 내측면에 배치되는 상부 게이트 절연층, 상기 게이트 트렌치의 하부 영역의 내측면과 하부면에 배치되며 상기 상부 게이트 절연층과 연결되는 하부 게이트 절연층, 상기 하부 게이트 절연층의 내측에 배치되는 제1 게이트 배리어층, 상기 제1 게이트 배리어층의 내측에 배치되고 상기 게이트 트렌치의 하부 영역을 채우는 게이트 전극, 상기 게이트 전극 상에 배치되는 게이트 매립부, 및 상기 게이트 매립부 상에 배치되는 게이트 캡핑층을 포함한다. 상기 하부 게이트 절연층의 상단의 내주면의 직경은 상기 상부 게이트 절연층의 하단의 내주면의 직경보다 크게 형성된다.

Description

게이트 절연층을 갖는 반도체 소자{Semiconductor device having gate insulating layer}
본 개시의 기술적 사상은 게이트 절연층을 갖는 반도체 소자에 관한 것이다.
반도체 소자의 소형화 및 경량화 요구에 따라 반도체 소자의 회로 패턴들이 미세화 되고 있다. 이에 대응 하여, 트랜지스터의 채널 길이를 증가시키기 위해 게이트 전극이 반도체 기판 내에 형성되는 BCAT(buried cell array transistor) 구조가 제안되었다. 그러나, 디자인 룰의 감소로 인하여 패턴이 더욱 미세화되면 게이트 전극의 크기가 작아 지므로 게이트 저항이 증가하는 문제가 발생할 수 있다.
본 개시의 기술적 사상의 실시예들에 따른 과제는, 게이트 트렌치의 내벽에 상부 게이트 절연층 및 하부 게이트 절연층을 갖고, 하부 게이트 절연층의 상단의 내경이 상부 게이트 절연층의 하단의 내경보다 큰 반도체 소자를 제공하는데 있다.
본 개시의 실시예들에 따른 반도체 소자는 상면에 게이트 트렌치를 포함하는 기판, 상기 게이트 트렌치의 상부 영역의 내측면에 배치되는 상부 게이트 절연층, 상기 게이트 트렌치의 하부 영역의 내측면과 하부면에 배치되며 상기 상부 게이트 절연층과 연결되는 하부 게이트 절연층, 상기 하부 게이트 절연층의 내측에 배치되는 제1 게이트 배리어층, 상기 제1 게이트 배리어층의 내측에 배치되고 상기 게이트 트렌치의 하부 영역을 채우는 게이트 전극, 상기 게이트 전극 상에 배치되는 게이트 매립부, 및 상기 게이트 매립부 상에 배치되는 게이트 캡핑층을 포함할 수 있다. 상기 하부 게이트 절연층의 상단의 내주면의 직경은 상기 상부 게이트 절연층의 하단의 내주면의 직경보다 크게 형성될 수 있다.
본 개시의 실시예들에 따른 반도체 소자는 상면에 게이트 트렌치를 포함하는 기판, 상기 게이트 트렌치의 상부 영역의 내측면에 배치되는 상부 게이트 절연층, 상기 게이트 트렌치의 하부 영역의 내측면과 하부면에 배치되며 상기 상부 게이트 절연층과 연결되는 하부 게이트 절연층, 상기 하부 게이트 절연층 내측에 배치되는 제1 게이트 배리어층, 상기 제1 게이트 배리어층 내측에 배치되고 상기 게이트 트렌치의 하부 영역을 채우는 게이트 전극, 상기 게이트 전극 상에 배치되는 게이트 매립부; 및 상기 게이트 매립부 상에 배치되는 게이트 캡핑층을 포함할 수 있다. 상기 제1 게이트 배리어층의 상단의 외주면의 직경은 상기 게이트 매립부의 하면의 외주면의 직경보다 크게 형성될 수 있다.
본 개시의 실시예들에 따른 반도체 소자는 활성 영역을 포함하는 기판, 상기 기판의 상면에 일방향을 따라 연장되어 형성되는 게이트 트렌치, 상기 게이트 트렌치의 상부 영역의 내측면에 배치되는 상부 게이트 절연층, 상기 게이트 트렌치의 하부 영역의 내측면과 하부면에 배치되며 상기 상부 게이트 절연층과 연결되는 하부 게이트 절연층, 상기 하부 게이트 절연층 내측에 배치되는 제1 게이트 배리어층, 상기 제1 게이트 배리어층 내측에 배치되고 상기 게이트 트렌치의 하부 영역을 채우는 게이트 전극, 상기 게이트 전극 상에 배치되는 차례로 적층되는 제2 게이트 배리어층 및 게이트 매립부, 및 상기 게이트 매립부 상에 배치되는 게이트 캡핑층을 포함할 수 있다. 상기 상부 게이트 절연층 및 하부 게이트 절연층은 상기 활성 영역 내에 배치될 수 있다. 상기 제1 게이트 배리어층의 상단과 상기 게이트 전극의 상면은 동일한 레벨에 위치할 수 있다. 상기 제2 게이트 배리어층의 하면과 상기 하부 게이트 절연층의 하단이 동일한 레벨에 위치할 수 있다. 상기 하부 게이트 절연층의 상단의 내주면의 직경은 상기 상부 게이트 절연층의 하단의 내주면의 직경보다 크게 형성될 수 있다.
본 개시의 실시예들에 따르면 상부 게이트 절연층의 하단의 내경보다 하부 게이트 절연층의 하단의 내경이 크게 형성되어 게이트 전극이 채워지는 공간이 증가하여 게이트 저항의 증가를 방지할 수 있다.
도 1은 본 개시의 실시예에 따른 반도체 소자의 평면도이다.
도 2는 도 1의 A-A' 선을 따른 수직 단면도이다.
도 3은 본 개시의 실시예에 따른 게이트 트렌치의 일부를 도시한 확대도이다.
도 4 내지 도 12는 본 개시의 다른 실시예에 따른 게이트 트렌치의 확대도이다.
도 13 내지 도 16 및 도 18 내지 도 21은 본 개시의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위해 공정 순서에 따라 도시된 단면도들이다.
도 17은 본 개시의 일 실시예에 따른 하부 게이트 절연층을 설명하기 위한 개념도이다.
도 22 내지 도 24는 본 개시의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위해 공정 순서에 따라 도시된 단면도들이다.
도 1은 본 개시의 실시예에 따른 반도체 소자의 평면도이다. 도 2는 도 1의 A-A' 선을 따른 수직 단면도이다.
도 1 및 도 2를 참조하면, 기판(102)의 활성 영역(104)은 소자 분리층(106)에 의해 정의될 수 있다. 기판(102)은 반도체 물질을 포함할 수 있다. 예를 들어, 상기 기판(102)은 실리콘 기판, 게르마늄 기판, 실리콘 게르마늄 기판 또는 SOI (silicon on insulator) 기판일 수 있다.
활성 영역(104)은 D1 방향으로 길쭉한 바(bar) 형상을 가질 수 있으며, 각 활성 영역(104)들은 서로 고립되어 일정한 간격으로 배치될 수 있다. 예를 들어, 각 활성 영역(104)들은 D1 방향으로 서로 평행하게 배치될 수 있다. 불순물 영역(110a, 110b)들이 각 활성 영역(104)들 내에 배치될 수 있다. 불순물 영역(110a, 110b)은 N형의 도전형을 가질 수 있다. 소자 분리층(106)은 STI(shallow trench isolation) 구조를 가질 수 있으며, 절연 물질을 포함할 수 있다. 예를 들어, 소자 분리층(106)은 실리콘 산화물을 포함할 수 있다.
게이트 트렌치(108)는 기판(102)의 상면으로부터 소정의 깊이로 형성될 수 있다. 게이트 트렌치(108)는 활성 영역(104)들과 교차하여 X축 방향으로 연장되도록 형성될 수 있으며, 예를 들어 2개의 게이트 트렌치(108)가 하나의 활성 영역(104)을 가로지르도록 배치될 수 있다. 각 게이트 트렌치(108)들은 Y축 방향으로 소정의 거리만큼 서로 이격되어 배치될 수 있다. 게이트 트렌치(108)의 일부분은 소자 분리층(106)과 교차하며, 소자 분리층(106) 내에 형성되는 게이트 트렌치(108)는 활성 영역(104) 내에 형성되는 게이트 트렌치(108)보다 깊게 형성될 수 있다.
불순물 영역(110a, 110b)은 게이트 트렌치(108)와 교차하지 않는 활성 영역(104)의 상부에 배치될 수 있다. 불순물 영역(110a, 110b)은 기판(102)의 상면에 불순물을 도핑하여 형성될 수 있다. 불순물 영역(110a, 110b)의 하단은 게이트 트렌치(108)의 하단보다 높은 레벨에 위치할 수 있다. 불순물 영역(110a)은 소스 영역이고, 불순물 영역(110b)은 드레인 영역일 수 있다.
활성 영역(104)과 교차하는 게이트 트렌치(108)의 내부에는 상부 게이트 절연층(112), 하부 게이트 절연층(114), 게이트 구조물 및 게이트 캡핑층(130)이 배치될 수 있다. 게이트 구조물은 제1 게이트 배리어층(122), 게이트 전극(124), 제2 게이트 배리어층(126) 및 게이트 매립부(128)를 포함할 수 있다. 소자 분리층(106)과 교차하는 게이트 트렌치(108)는 상부 게이트 절연층(112) 및 하부 게이트 절연층(114)을 포함하지 않을 수 있다. 게이트 전극(124)은 게이트 트렌치(108)를 따라 X축 방향으로 연장되어 형성될 수 있다. 게이트 전극(124)은 워드 라인으로 지칭될 수 있다.
제1 절연 패턴(132)은 기판(102)의 상면에 배치될 수 있다. 제1 절연 패턴(132)은 게이트 캡핑층(130)의 상면을 덮을 수 있다. 제1 절연 패턴(132)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있으며, 단일층 또는 다중층으로 형성될 수 있다.
비트라인 콘택 플러그(DC)는 제1 절연 패턴(132)을 관통하여 불순물 영역(110a) 상에 배치될 수 있다. 비트라인 콘택 플러그(DC)의 하면은 기판(102)의 상면보다 낮은 레벨에 위치하도록 기판(102)의 상면이 리세스될 수 있다. 비트라인 콘택 플러그(DC)의 수평 폭은 불순물 영역(110a)의 수평 폭보다 넓게 형성될 수 있으며, 불순물 영역(110a)과 전기적으로 연결될 수 있다. 비트라인 콘택 플러그(DC)는 도전성 물질을 포함할 수 있으며, 예를 들어 도핑된 폴리실리콘, 금속 또는 금속 실리사이드를 포함할 수 있다.
비트라인 구조체(BLS)는 비트라인 콘택 플러그(DC) 상에 차례로 적층되는 비트라인(BL) 및 제2 절연 패턴(144)을 포함할 수 있다. 비트라인 구조체(BLS)는 게이트 전극(124)과 교차하는 방향인 Y축 방향으로 연장되어 형성될 수 있다. 비트라인(BL)은 제1 도전 패턴(140) 및 상기 제1 도전 패턴(140) 상에 배치되는 제2 도전 패턴(142)을 포함할 수 있다. 제1 도전 패턴(140)은 도핑된 폴리실리콘을 포함할 수 있으며, 제2 도전 패턴(142)은 텅스텐(W), 알루미늄(Al), 구리(Cu), 니켈(Ni), 및 코발트(Co) 중 어느 하나를 포함할 수 있다. 제2 절연 패턴(144)은 제2 도전 패턴(142) 상에 배치될 수 있으며, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다.
비트라인 스페이서(146)는 비트라인 콘택 플러그(DC) 및 비트라인 구조체(BLS)의 측면에 형성되며, 비트라인 콘택 플러그(DC) 및 비트라인 구조체(BLS)를 사이에 두고 서로 대향하는 한 쌍의 구조체일 수 있다. 비트라인 스페이서(146)는 단일층 또는 다중층을 구조를 가질 수 있으며 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다. 비트라인 스페이서(146)는 내부에 에어갭을 더 포함할 수 있다.
스토리지 노드 콘택(BC)은 비트라인(BL)들 사이에 배치되며 활성 영역(104)의 양측 가장자리 상에 배치될 수 있다. 스토리지 노드 콘택(BC)은 제1 절연 패턴(132)을 관통하여 형성되며, 불순물 영역(110b)들과 전기적으로 연결될 수 있다. 스토리지 노드 콘택(BC)의 상면은 제1 절연 패턴(132)의 상면보다 높은 레벨에 위치할 수 있다. 스토리지 노드 콘택(BC)은 도핑된 폴리실리콘을 포함할 수 있다.
제3 절연 패턴(148)은 제1 절연 패턴(132) 상에서 스토리지 노드 콘택(BC) 사이에 배치될 수 있다. 제3 절연 패턴(148)은 스토리지 노드 콘택(BC)들을 전기적으로 절연시킬 수 있다. 제3 절연 패턴(148)의 상면은 스토리지 노드 콘택(BC)의 상면 보다 높은 레벨에 위치할 수 있다. 제3 절연 패턴(148)은 예를 들어, SiBCN, SiCN, SiOCN, 및 SiN 중 어느 하나를 포함할 수 있다.
배리어 패턴(150)은 스토리지 노드 콘택(BC) 및 제3 절연 패턴(148) 상에 배치될 수 있으며, 랜딩 패드(LP)는 배리어 패턴(150) 상에 배치될 수 있다. 도시되지는 않았으나, 배리어 패턴(150)과 스토리지 노드 콘택(BC) 사이에는 금속 실리사이드가 배치될 수 있다. 배리어 패턴(150)은 랜딩 패드(LP) 형성 공정에서, 스토리지 노드 콘택(BC)을 보호할 수 있다. 배리어 패턴(150)은 TiN, Ti/TiN, TiSiN, TaN 또는 WN을 포함할 수 있다. 랜딩 패드(LP)는 텅스텐을 포함할 수 있다.
제4 절연 패턴(152)은 랜딩 패드(LP)들 사이에 배치될 수 있다. 제4 절연 패턴(152)의 하단은 배리어 패턴(150)을 관통하여 제3 절연 패턴(148)과 연결될 수 있다. 제4 절연 패턴(152)의 상면은 랜딩 패드(LP)의 상면과 동일한 레벨에 위치할 수 있다. 제4 절연 패턴(152)은 랜딩 패드(LP)들을 X축 방향 및 Y축 방향으로 분리시키며 서로 전기적으로 절연시킬 수 있다. 제4 절연 패턴(152)은 랜딩 패드(LP)의 상면을 리세스하고 절연 물질을 충전하여 형성될 수 있다. 제4 절연 패턴(152)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다.
커패시터(160)는 랜딩 패드(LP) 상에 배치될 수 있다. 커패시터(160)는 스토리지 노드 콘택(BC)과 X축 방향 또는 Y축 방향에서 오정렬(misalign)될 수 있다. 커패시터(160)는 하부 전극(162), 유전막(164) 및 상부 전극(166)을 포함할 수 있다. 커패시터(160)의 사이에는 식각 저지막(168)이 배치될 수 있다. 하부 전극(162)은 실린더 형상을 가질 수 있으며, 이에 한정되지는 않으며 필라(pillar) 형상을 가질 수도 있다. 하부 전극(162)은 랜딩 패드(LP)와 전기적으로 연결될 수 있으며, Ti, W과 같은 금속 또는 TiN, WN 등의 금속 질화물을 포함할 수 있다. 유전막(164)은 하부 전극(162) 및 식각 저지막(168)의 표면 상에 콘포멀하게 배치될 수 있으며, 예를 들어 하부 전극(162)의 상면 및 측면과 식각 저지막(168)의 상면을 덮을 수 있다. 유전막(164)은 하프늄 산화물(HfOx), 지르코늄 산화물(ZrOx) 등의 고유전율을 갖는 금속 산화물을 포함할 수 있다. 상부 전극(166)은 유전막(164) 상에 배치될 수 있으며 Ti, W, Ta, Ru 등의 금속, 또는 WN, TaN 등의 금속 질화물을 포함할 수 있다. 식각 저지막(168)은 제4 절연 패턴(152) 상에 배치될 수 있으며 커패시터(160)들을 전기적으로 절연시킬 수 있다. 식각 저지막(168)은 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다.
도 3은 본 개시의 실시예에 따른 게이트 트렌치의 일부를 도시한 확대도이다.
도 3을 참조하면, 반도체 소자(100)는 게이트 트렌치(108)의 내부에 상부 게이트 절연층(112), 하부 게이트 절연층(114), 제1 게이트 배리어층(122), 게이트 전극(124), 제2 게이트 배리어층(126), 게이트 매립부(128) 및 게이트 캡핑층(130)이 배치될 수 있다.
상부 게이트 절연층(112) 및 하부 게이트 절연층(114)은 게이트 트렌치(108)의 내벽에 배치될 수 있으며 실리콘 산화물을 포함할 수 있다. 상부 게이트 절연층(112)은 CVD 공정 및 실리콘 산화 공정을 거쳐 형성될 수 있다. 하부 게이트 절연층(114)은 실리콘 산화 공정에 의해 형성될 수 있다.
하부 게이트 절연층(114)의 상단의 내경은 상부 게이트 절연층(112)의 하단의 내경보다 크게 형성될 수 있다. 일 실시예에서, 하부 게이트 절연층(114)의 상단의 외경은 상부 게이트 절연층(112)의 하단의 외경보다 크게 형성될 수 있다. 게이트 트렌치(108)의 내측에서 상부 게이트 절연층(112) 및 하부 게이트 절연층(114)의 사이에는 단차가 형성될 수 있다. 일 실시예에서, 게이트 트렌치(108)의 외측에서 상부 게이트 절연층(112) 및 하부 게이트 절연층(114)의 사이에는 단차가 형성될 수 있다. 상부 게이트 절연층(112) 및 하부 게이트 절연층(114)은 일체로 형성될 수 있다.
반도체 소자의 소형화에 의해 게이트 트렌치(108)의 폭 및 게이트 트렌치(108) 사이의 간격이 좁아 지면서, 게이트 전극(124)이 채워 지는 공간이 작아 지게 되어 게이트 저항을 높이는 문제가 발생할 수 있다. 그러나, 본 개시에 따른 반도체 소자는 게이트 트렌치(108)의 하부 영역(108b)이 상대적으로 넓게 형성되어 게이트 전극(124)이 채워 지는 공간을 넓게 확보하여 게이트 저항의 감소를 방지할 수 있다.
이하에서, 게이트 트렌치(108)의 상부 영역(108a)은 상부 게이트 절연층(112)이 위치하는 부분을 의미할 수 있다. 게이트 트렌치(108)의 하부 영역(108b)은 게이트 트렌치(108)에서 상부 영역(108a)을 제외한 부분으로서 하부 게이트 절연층(114)이 위치하는 부분을 의미할 수 있다.
제1 게이트 배리어층(122)은 하부 게이트 절연층(114) 상에 배치될 수 있다. 제1 게이트 배리어층(122)은 게이트 전극(124)과 하부 게이트 절연층(114) 사이에 배치되며, 게이트 트렌치(108)의 하부 영역(108b)에 위치할 수 있다. 제1 게이트 배리어층(122)은 게이트 전극(124)의 접착성을 개선할 수 있으며, 금속 물질의 확산을 방지할 수 있다. 또한, 제1 게이트 배리어층(122)은 게이트 전극(124)에 텅스텐(W)을 사용하는 경우, 텅스텐의 전구체인 육불화텅스텐(WF6) 가스와 실리콘 산화물의 반응을 방지할 수 있다. 예를 들어, 제1 게이트 배리어층(122)은 티타늄 질화물(TiN) 또는 탄탈럼 질화물(TaN)을 포함할 수 있다.
게이트 전극(124)은 제1 게이트 배리어층(122) 상에 배치될 수 있다. 게이트 전극(124)은 게이트 트렌치(108)의 하부 영역(108b)을 채울 수 있다. 게이트 전극(124)의 상면은 제1 게이트 배리어층(122)의 상면과 동일한 레벨에 위치할 수 있으며, 상부 게이트 절연층(112)의 아래에 위치할 수 있다. 상기 게이트 전극(124)은 텅스텐 또는 구리 같은 금속을 포함할 수 있다.
제2 게이트 배리어층(126)은 게이트 전극(124)과 게이트 매립부(128) 사이에 배치될 수 있다. 또한, 제2 게이트 배리어층(126)은 상부 게이트 절연층(112)의 내벽과 접하고, 게이트 트렌치(108)의 상부 영역(108a)에 배치될 수 있다. 제2 게이트 배리어층(126)의 일부는 제1 게이트 배리어층(122)과 접할 수 있다. 제2 게이트 배리어층(126)은 얇은 두께로 형성될 수 있다. 제2 게이트 배리어층(126)은 폴리실리콘에서 텅스텐으로의 내부 확산(Inter diffusion)에 의해 텅스텐과 폴리실리콘의 반응하여 WSix가 형성되는 것을 방지할 수 있다. 제2 게이트 배리어층(126)은 티타늄 질화물(TiN), 탄탈럼 질화물(TaN) 또는 텅스텐 질화물(WN)을 포함할 수 있다.
게이트 매립부(128)는 제2 게이트 배리어층(126)과 게이트 캡핑층(130) 사이에 배치될 수 있다. 게이트 매립부(128)는 낮은 일함수를 가질 수 있으며, 예를 들어 게이트 매립부(128)는 낮은 일함수를 갖는 n+ 도핑된 폴리실리콘을 포함할 수 있다.
일반적으로, 게이트 트렌치(108)의 폭이 좁아 질수록 영역(104) 사이의 거리가 감소하여 게이트 유도 드레인 누설(gate-induced drain leakage; GIDL) 전류가 발생할 수 있다. 그러나, 본 개시에 따른 반도체 소자는 활성 영역(104)과 가까운 게이트 전극(124)의 상부에 위치한 게이트 매립부(128)가 상대적으로 일함수가 낮은 n+ 도핑된 폴리실리콘을 포함하여 GIDL을 개선 또는 방지할 수 있다. 이에 따라 메모리의 리프레쉬 속도가 증가되어 빠른 속도로 동작하는 반도체 소자를 구현할 수 있다.
게이트 캡핑층(130)은 게이트 매립부(128) 상에 배치될 수 있다. 게이트 캡핑층(130)은 게이트 트렌치(108)의 상부 영역(108a)을 채울 수 있다. 게이트 캡핑층(130)의 상면은 기판(102)의 상면과 동일한 레벨에 위치할 수 있다. 게이트 캡핑층(130)은 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다.
도 4 내지 도 12는 본 개시의 다른 실시예에 따른 게이트 트렌치의 확대도이다.
도 4를 참조하면, 반도체 소자(200)는 제2 게이트 배리어층(226)을 포함할 수 있다. 제2 게이트 배리어층(226)은 바닥 부분(226a)과 측면 부분(226b)을 포함할 수 있다. 바닥 부분(226a)은 게이트 전극(124) 상에 배치되며, 측면 부분(226b)은 상부 게이트 절연층(112)과 게이트 매립부(128) 사이에 배치되며 바닥 부분(226a)과 접촉할 수 있다. 측면 부분(226b)의 상면은 게이트 매립부(128)의 상면과 동일한 레벨에 위치할 수 있다. 바닥 부분(226a)과 측면 부분(226b)은 일체로 형성될 수 있다. 게이트 매립부(128)를 형성하기 위한 공정에서 배리어 물질이 게이트 트렌치(108)의 내벽과 게이트 전극(124) 상에 형성되고, 상기 배리어 물질 상에 게이트 매립부(128)가 증착된 후 에치백 공정에 의하여 제2 게이트 배리어층(126)이 형성될 수 있다.
도 5를 참조하면, 반도체 소자(300)는 일함수 조절층(326)을 포함할 수 있다. 일함수 조절층(326)은 바닥 부분(326a)과 측면 부분(326b)을 포함할 수 있다. 바닥 부분(326a)은 제2 게이트 배리어층(126) 상에 배치되며, 측면 부분(326b)은 상부 게이트 절연층(112)과 게이트 매립부(128) 사이에 배치되며 바닥 부분(326a)과 접촉할 수 있다.. 측면 부분(326b)의 상면은 게이트 매립부(128)의 상면과 동일한 레벨에 위치할 수 있다. 바닥 부분(326a)과 측면 부분(326b)은 일체로 형성될 수 있다.
도 6을 참조하면, 반도체 소자(400)는 일함수 조절층(426)을 포함할 수 있다. 일함수 조절층(426)은 상부 게이트 절연층(112)과 게이트 매립부(128) 사이에 배치될 수 있다. 일함수 조절층(426)의 상단은 게이트 매립부(128)의 상면과 동일한 레벨에 위치할 수 있으며, 일함수 조절층(426)의 하단은 제2 게이트 배리어층(126)과 접할 수 있다.
도 5 및 도 6에 도시된 바와 같이, 일함수 조절층(326, 426)은 게이트 매립부(128)의 측면 또는 하면에 배치될 수 있다. 일함수 조절층(326, 426)은 Ti, TiN, TiAlN, TiAlC, TiAlCN, TiSiCN, Ta, TaN,TaAlN, TaAlCN, TaSiCN 등과 같은 금속, 금속 질화물 또는 금속 탄화물을 포함할 수 있다. 일함수 조절층(326, 426)은 상대적으로 낮은 일함수를 가지므로 매립부의 측면 또는 하면에 배치되어 GIDL을 방지할 수 있다.
도 7을 참조하면, 반도체 소자(500)는 제2 게이트 배리어층(526)을 포함할 수 있다. 제2 게이트 배리어층(526)은 게이트 트렌치(108)의 하부 영역(108b)에 배치될 수 있다 예를 들어, 제2 게이트 배리어층(526)은 게이트 전극(124)과 게이트 매립부(128) 사이에 위치하며, 제1 게이트 배리어층(122)의 내벽과 접할 수 있다. 상기 제2 게이트 배리어층(526)은 게이트 전극(124)에 이온 주입 공정을 수행하여 형성될 수 있다. 일 실시예에서, 게이트 전극(124)은 텅스텐을 포함하고, 제2 게이트 배리어층(526)은 텅스텐 질화물을 포함할 수 있다. 도 16에 도시된 바와 같이, 리세스된 게이트 전극(124) 상에 질소 이온 주입(nitride ion implantation) 공정이 수행될 수 있다. 이온 주입에 의해 게이트 전극(124)의 상부로부터 제2 게이트 배리어층(526)이 형성될 수 있다.
도 8을 참조하면, 반도체 소자(600)는 제1 게이트 배리어층(122) 및 제2 게이트 배리어층(626)을 포함할 수 있다. 제1 게이트 배리어층(122)은 상부에 돌출부(622)를 포함하며, 상기 돌출부(622)는 게이트 트렌치(108)의 상부 영역(108a)에 위치할 수 있다. 제2 게이트 배리어층(626)은 게이트 트렌치(108)의 상부 영역(108a)에 배치될 수 있다. 예를 들어, 제2 게이트 배리어층(626)은 게이트 전극(124)과 게이트 매립부(128) 사이에 위치하며, 제1 게이트 배리어층(122)의 측면과 접할 수 있다.
후술할 리세스 공정에서(도 19 참조) 제1 게이트 배리어층(122) 및 게이트 전극(124)의 일부가 게이트 트렌치(108)의 상부 영역(108a)에 위치할 수 있다. 그 후, 상기 게이트 트렌치(108)에 위치한 게이트 전극(124)의 부분에 이온 주입 공정이 수행되어 제2 게이트 배리어층(626)이 형성될 수 있다. 게이트 전극(124)의 일부가 게이트 트렌치(108)의 상부 영역(108a)에 잔류하도록 게이트 전극(124)을 리세스 함으로써, 이온 주입 공정에 의해 제2 게이트 배리어층(626)으로 전환되는 게이트 전극(124)의 양이 보상될 수 있다. 상기 방법에 의해, 게이트 트렌치(108) 내부에 채워지는 게이트 전극(124) 양을 증가시켜 게이트 저항의 감소를 방지하거나 게이트 저항을 개선할 수 있다.
도 9를 참조하면, 반도체 소자(700)는 제1 게이트 배리어층(122)을 포함할 수 있다. 제1 게이트 배리어층(122)은 상단에 돌출부(722)를 포함할 수 있다. 상기 돌출부(722)는 게이트 트렌치(108)의 하부 영역(108b)에 위치할 수 있다. 제2 게이트 배리어층(126)은 게이트 트렌치(108)의 하부 영역(108b)에 배치될 수 있다. 예를 들어, 제2 게이트 배리어층(126)은 게이트 전극(124)과 게이트 매립부(128) 사이에 위치하며, 상기 돌출부(722)의 측면과 접할 수 있다.
후술할 증착 공정에서(도 18 참조), 제1 게이트 배리어층(122)은 상부 게이트 절연층(112) 및 하부 게이트 절연층(114)의 내측에 콘포멀하게 증착될 수 있다. 제1 게이트 배리어층(122)은 리세스 공정에 의해 상부가 일부 제거되고, 돌출부(722)를 갖는 제1 게이트 배리어층(122)이 형성될 수 있다.
도 10을 참조하면, 반도체 소자(800)는 상부 게이트 절연층(812, 813), 하부 게이트 절연층(814, 815) 및 게이트 매립부(828)를 포함할 수 있다. 단면도에서 보았을 때, 상부 게이트 절연층(812)과 상부 게이트 절연층(813)은 다른 높이를 가질 수 있다. 예를 들어, 상부 게이트 절연층(812)의 하단은 상부 게이트 절연층(813)의 하단보다 높은 레벨에 위치할 수 있다. 단면도에서 보았을 때, 하부 게이트 절연층(814)과 하부 게이트 절연층(815)은 다른 높이를 가질 수 있다. 예를 들어, 하부 게이트 절연층(814)의 상단은 하부 게이트 절연층(815)의 상단보다 높은 레벨에 위치할 수 있다. 제1 게이트 배리어층(122) 및 제2 게이트 배리어층(126)의 상면은 하부 게이트 절연층(815)의 상면과 동일한 레벨에 위치할 수 있다. 게이트 매립부(828)는 제1 게이트 배리어층(122), 제2 게이트 배리어층(126)과 게이트 캡핑층(130) 사이에서 게이트 트렌치(108)의 일부를 채울 수 있다. 게이트 매립부(828)는 외주로 돌출되는 돌출부(829)를 포함할 수 있다. 후술할 식각 공정에서(도 15 참조), 게이트 트렌치(108)의 내벽에 위치하는 절연층이 비대칭적으로 식각될 수 있다. 그 후, 산화 공정이 진행되어 도 10에 도시된 바와 같이 다른 높이를 갖는 상부 게이트 절연층(812, 813) 및 하부 게이트 절연층(814, 815)이 형성될 수 있다.
도 11을 참조하면, 반도체 소자(900)는 게이트 전극(924) 및 제2 게이트 배리어층(126)을 포함할 수 있다. 게이트 전극(924)의 상면은 제1 게이트 배리어층(122)의 상단보다 높은 레벨에 위치할 수 있다. 제2 게이트 배리어층(126)은 돌출부(926)을 포함할 수 있다. 돌출부(926)는 제2 게이트 배리어층(126)의 외주를 따라 형성될 수 있다. 상기 돌출부(926)는 상부 게이트 절연층(112)의 내측면 및 게이트 전극(924)의 외측면에 접할 수 있다. 또한, 돌출부(926)는 제1 게이트 배리어층(126)의 상단과 접할 수 있다.
도 12는 도 3의 반도체 소자(100)에 대응하는 다른 실시예의 상부 게이트 절연층(112a)을 도시한다. 상기 상부 게이트 절연층(112a)의 두께(T1)는 하부 게이트 절연층(114)의 두께(T2)보다 작게 형성될 수 있다. 게이트 트렌치(108)의 내부에 제1 게이트 배리어층(122), 게이트 전극(124), 제2 게이트 배리어층(126), 게이트 매립부(128)를 형성하는 단계에서, 리세스 공정이 복수 회 수행될 수 있다. 상기 리세스 공정에 의하여 상부 게이트 절연층(112)의 측면이 일부 식각되어 하부 게이트 절연층(114) 보다 두께가 작은 상부 게이트 절연층(112a)이 형성될 수 있다.
도 13 내지 도 16 및 도 18 내지 도 21은 본 개시의 일 실시예에 따른 반도체 소자(100)의 제조 방법을 설명하기 위해 공정 순서에 따라 도시된 단면도들이다.
도 13을 참조하면, 기판(102)의 상면에 마스크 패턴(107)이 형성될 수 있다. 마스크 패턴(107)은 식각되는 불순물 영역(110a, 110b)을 노출시킬 수 있다. 마스크 패턴(107)을 따라 활성 영역(104), 불순물 영역(110a, 110b), 소자 분리층(106)을 식각하여 게이트 트렌치(108)가 형성될 수 있다. 게이트 트렌치(108)는 X축 방향을 따라 연장되는 형태를 가질 수 있다. 마스크 패턴(107)은 실리콘 산화물, 실리콘 질화물 또는 이들의 조합을 포함할 수 있으며, 단일층 또는 다중층으로 형성될 수 있다. 게이트 트렌치(108)의 상단의 수평 폭은 28.5 ~ 31.5nm 일 수 있다. 상기 수평 폭이 28.5nm보다 작으면 게이트 트렌치(108) 내부에 게이트 전극(124)을 충분하게 채울 수 없어 게이트 저항이 증가하는 문제가 발생할 수 있다. 상기 수평 폭이 31.5nm를 초과하면, 불순물 영역(110a, 110b)들 사이의 간격이 좁아 져서 누설 전류가 발생할 우려가 있다.
도 14를 참조하면, 마스크 패턴(107) 및 게이트 트렌치(108)의 표면에 절연층(111a)이 증착될 수 있다. 절연층(111a)은 화학 기상 증착(chemical vapor deposition; CVD), 원자층 증착(atomic layer deposition; ALD) 또는 PEALD 등의 공정으로 형성될 수 있다. 일 실시예에서, 절연층(111a)은 CVD 공정에 의해 증착될 수 있다. 게이트 트렌치(108)의 상부에서의 절연층(111a)의 두께보다 게이트 트렌치(108)의 하부에서의 절연층(111a)의 두께가 더 얇게 형성될 수 있다. 예를 들어, 절연층(111a)은 게이트 트렌치(108)의 상부로부터 하부로 갈수록 두께가 얇아질 수 있다. 증착되는 절연층(111a)의 두께는 20 ~ 30 옹스트롬 일 수 있다.
도 15를 참조하면, 절연층(111a)의 일부가 식각될 수 있다. 절연층(111a)은 습식 식각 또는 건식 식각 공정에 의해 제거될 수 있다. 예를 들어, 반응성 이온 식각(reactive ion etching; RIE) 공정이 사용될 수 있다. 게이트 트렌치(108)의 상부에서의 절연층(111a)의 두께보다 게이트 트렌치(108)의 하부에서의 절연층(111a)의 두께가 얇으므로, 게이트 트렌치(108)의 하부에서의 절연층(111a)은 전부 제거될 수 있다. 절연층(111a)의 일부가 제거되고 남은 절연층(111)은 게이트 트렌치(108)의 상부 영역(108a)에 위치할 수 있다.
도 16을 참조하면, 상부 게이트 절연층(112) 및 하부 게이트 절연층(114)이 형성될 수 있다. 상부 게이트 절연층(112) 및 하부 게이트 절연층(114)은 기판(102)에 포함된 실리콘을 산화하는 산화 공정에 의해 형성될 수 있다. 도 2를 참조하면, 상부 게이트 절연층(112) 및 하부 게이트 절연층(114)은 기판(102)의 활성 영역(104) 내에 형성될 수 있다. 실리콘을 포함하지 않는 소자 분리층(106)의 내부에는 상부 게이트 절연층(112) 및 하부 게이트 절연층(114)이 형성되지 않을 수 있다.
일 실시예에서, 상기 산화 공정은 ISSG(in-situ steam generation) 산화 공정일 수 있다. ISSG 산화 공정은, 반도체 기판을 열처리 챔버 내에 로딩시킨 다음, 열처리 챔버 내에 수소 함유 가스 및 산소 함유 가스를 공급하여 라디컬 산화 반응을 유도하는 방법이다. 수소 함유 가스는 H2, CH4 또는 NH3 가스를 포함할 수 있다. 산소 함유 가스는 O2, N2O를 포함할 수 있다. 라디칼 산화공정은 저온에서 산화막을 형성하기 때문에 열적 스트레스가 적다. 또한, 라디칼 산소의 반응성이 산화막 성장에 지배적인 영향을 미치기 때문에 결정 방향에 무관하게 균일한 성장속도를 나타낸다
산화 공정에 의해 게이트 트렌치(108)의 내부에 상부 게이트 절연층(112) 및 하부 게이트 절연층(114)이 형성될 수 있다. 하부 게이트 절연층(114)의 상단의 내주면의 직경은 상부 게이트 절연층(112)의 하단의 내주면의 직경보다 크게 형성될 수 있다. 하부 게이트 절연층(114)의 상단의 외경은 상부 게이트 절연층(112)의 하단의 외경보다 크게 형성될 수 있다. 상부 게이트 절연층(112)의 내측과 하부 게이트 절연층(114)의 내측 사이에는 단차가 형성될 수 있다. 또한, 상부 게이트 절연층(112)의 외측과 하부 게이트 절연층(114)의 외측 사이에는 단차가 형성될 수 있다. 하부 게이트 절연층(114)의 두께는 70 ~ 80 옹스트롬 일 수 있다. 상부 게이트 절연층(112)의 높이에 대한 하부 게이트 절연층(114) 의 높이의 비율은 1 : 0.95 내지 1 : 0.98 일 수 있다. 상기 비율이 1 : 0.95보다 작으면 게이트 트렌치(108) 내부에 게이트 전극(124)을 충분하게 채울 수 없어 게이트 저항이 증가하는 문제가 발생할 수 있다. 상기 비율이 1 : 0.98보다 크면 게이트 전극(124)과 불순물 영역(110a, 110b) 사이의 거리가 감소하여 게이트 유도 드레인 누설(GIDL) 전류가 증가할 우려가 있다.
도 17은 본 개시의 일 실시예에 따른 하부 게이트 절연층을 설명하기 위한 개념도이다.
도 17은 활성 영역(104)에 형성된 게이트 트렌치(108)의 표면에서 산화 공정에 의해 산화물이 형성되는 것을 도시한다. 표면(S0)은 산화되기 전 게이트 트렌치(108)의 표면을 나타내며, 표면(S1)은 산화 공정에 의해 형성된 하부 게이트 절연층(114)의 표면을 나타내며, 표면(S2)은 게이트 트렌치(108)에 실리콘 산화물을 증착하였을 때의 실리콘 산화물의 표면을 나타낸다. 도 17에서, 산화물이 증착되는 방향은 오른쪽 방향이다. 하부 게이트 절연층(114)은 외부 산화물(114a)과 내부 산화물(114b)을 포함할 수 있다. 외부 산화물(114a)은 게이트 트렌치(108)의 외부 방향으로 형성될 수 있고, 내부 산화물(114b)은 게이트 트렌치(108)의 내부 방향으로 형성될 수 있다. 외부 산화물(114a)이 내부 산화물(114b) 보다 더 두껍게 형성될 수 있으며, 예를 들어 외부 산화물(114a)의 수평 폭과 내부 산화물(114b)의 수평 폭의 54 : 46의 비율을 가질 수 있다. 표면(S1)이 표면(S2) 보다 표면(S0)에 가깝게 위치할 수 있다. 즉, 실리콘 산화물이 증착되어 형성되는 경우에 비해 산화 공정에 의해 형성되는 경우, 게이트 트렌치(108) 하부 영역(108b)의 내부 공간이 더 넓어질 수 있다. 상기 산화 공정에 의해 게이트 트렌치(108)는 1 ~ 2nm 정도 수평 폭이 증가될 수 있다. 상기 내부 공간이 넓어지므로 채워 지는 게이트 전극(124)이 더 많아 져서 게이트 저항의 감소를 방지할 수 있다.
도 18을 참조하면, 제1 게이트 배리어층(121) 및 게이트 전극(123)이 게이트 트렌치(108)의 내부를 채울 수 있다. 제1 게이트 배리어층(121)은 게이트 트렌치(108)의 표면에 컨포멀하게 형성될 수 있다. 게이트 전극(123)은 제1 게이트 배리어층(121) 상에 형성되어 게이트 트렌치(108)의 남은 공간을 채울 수 있다. 제1 게이트 배리어층(121) 및 게이트 전극(123)은 화학 기상 증착(CVD) 또는 원자층 증착(ALD) 공정에 의해 형성될 수 있다.
도 19를 참조하면, 제1 게이트 배리어층(121) 및 게이트 전극(123)이 리세스 될 수 있다. 일 실시예에서 리세싱 공정은 에치백 공정에 의해 진행될 수 있으며, 다른 실시예에서 리세싱 공정이 진행되기 전에 평탄화 공정이 진행될 수 있다. 리세스된 제1 게이트 배리어층(122)의 상단과 게이트 전극(124)의 상면은 동일한 레벨에 위치할 수 있다. 제1 게이트 배리어층(122)은 게이트 트렌치(108)의 하부 영역(108b)에 배치될 수 있으며, 일 실시예에서 제1 게이트 배리어층(122)의 일부는 게이트 트렌치(108)의 상부 영역(108a)에 배치될 수 있다. 게이트 전극(124)은 게이트 트렌치(108)의 하부 영역(108b)에 배치될 수 있다.
상기 제1 게이트 배리어층(122)은 티타늄 질화물(TiN) 또는 탄탈럼 질화물(TaN)을 포함할 수 있다. 상기 게이트 전극(124)은 텅스텐 또는 구리 같은 금속을 포함할 수 있다.
상기 에치백 공정은 습식 식각 공정을 포함할 수 있다. 습식 식각 공정은 상기 게이트 전극(124)을 주로 제거하는 제1 식각제(etchant), 및 상기 제1 게이트 배리어층을 주로 식각하는 제2 식각제를 포함하는 식각액(etching solution)이 사용될 수 있다. 예를 들어, 상기 습식 식각 공정은, 상기 제1 식각제를 포함하는 식각액을 이용하는 1차 식각 공정을 수행한 후, 연속적으로 상기 제2 식각제를 포함하는 식각액을 이용하는 제2 식각 공정을 수행하는 것을 포함할 수 있다. 상기 제1 식각제는 물, 과산화수소(H2O2) 및/또는 암모늄(NH4)을 포함할 수 있다. 상기 제2 식각제는 물, 황산(H2SO4), 과산화수소(H2O2) 및/또는 암모늄(NH4)을 포함할 수 있다.
도 20을 참조하면, 게이트 전극(124)의 상에 제2 게이트 배리어층(126)이 형성될 수 있다. 제2 게이트 배리어층(126)은 게이트 트렌치(108)의 상부 영역(108a)에 배치될 수 있으며, 제2 게이트 배리어층(126)의 일부는 제1 게이트 배리어층(122)과 접촉할 수 있다. 제2 게이트 배리어층(126)은 게이트 전극(124) 상에 증착된 후 리세싱 공정에 의해 식각되어 형성될 수 있다. 일 실시예에서, 제2 게이트 배리어층(126)은 게이트 전극(124)의 상면에 이온을 주입하여 형성될 수 있다. 일 실시예에서, 게이트 전극(124)의 일부가 게이트 트렌치(108)의 상부 영역(108a)에 위치할 수 있도록 게이트 전극(124)이 형성된 후, 게이트 트렌치(108)의 상부 영역(108a)에 위치하는 게이트 전극(124) 부분을 이온 주입함으로써 제2 게이트 배리어층(126)이 형성될 수 있다. 제1 게이트 배리어층(122)은 티타늄 질화물(TiN), 탄탈럼 질화물(TaN) 또는 텅스텐 질화물(WN)을 포함할 수 있다.
도 21을 참조하면, 제2 게이트 배리어층(126) 상에 게이트 매립부(128) 및 게이트 캡핑층(130)이 형성될 수 있다. 게이트 매립부(128) 및 게이트 캡핑층(130)은 CVD 또는 ALD 공정에 의해 형성될 수 있으며, 게이트 트렌치(108)의 상부 영역(108a)에 배치될 수 있다. 제2 게이트 배리어층(126)은 증착된 후 제2 게이트 배리어층(126)의 상면이 게이트 트렌치(108)의 상단보다 낮은 레벨에 위치하도록 리세싱될 수 있다. 게이트 캡핑층(130)은 게이트 매립부(128) 상에 증착되어 게이트 트렌치(108)를 전부 채울 수 있다. 평탄화 공정에 의해 게이트 캡핑층(130)의 상면은 게이트 트렌치(108)의 상단과 동일한 레벨에 위치할 수 있다. 게이트 매립부(128)는 낮은 일함수를 갖는 물질을 포함할 수 있으며, 예를 들어 n+ 도핑된 폴리실리콘을 포함할 수 있다. 게이트 캡핑층(130)은 실리콘 질화물, 실리콘 산질화물, 실리콘 산화물, 실리콘 탄질화물, 실리콘 산탄질화물 또는 이들의 조합을 포함할 수 있다.
도 13 내지 도 16 및 도 18 내지 도 21에 도시된 바와 같이, 게이트 전극(124) 형성 공정은 게이트 전극(124)이 채워 지는 게이트 트렌치(108)의 하부 영역(108b)을 증가시켜 게이트 저항의 감소를 방지할 수 있다. 상술한 방법에 의하면, 게이트 트렌치(108)의 하부 영역(108b)만을 주로 증가시키므로 기존의 디자인 룰을 적용하더라도 게이트 전극(124)을 개선할 수 있다.
도 22 내지 도 24는 본 개시의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위해 공정 순서에 따라 도시된 단면도들이다.
도 13 및 도 22를 참조하면, 기판(102)의 상면에 마스크 패턴(107)이 형성될 수 있다. 마스크 패턴(107)은 식각 되는 불순물 영역(110a, 110b)을 노출시킬 수 있다. 기판(102)의 상면으로부터 소정의 깊이로 게이트 트렌치(108)가 형성될 수 있다.
도 23을 참조하면, 마스크 패턴(107)의 상면 및 측면과 게이트 트렌치(108)의 내벽에 절연층(113a)이 형성될 수 있다. 상기 절연층(113a)은 실리콘 산화물을 포함할 수 있다. 상기 절연층(113a)은 CVD 또는 ALD 등의 공정에 의해 증착될 수 있다.
도 24를 참조하면, 기판(102)을 다시 식각하여 게이트 트렌치(108)가 형성될 수 있다. 우선, 식각 공정에 의해 절연층(113a)의 일부를 제거하여 절연층(113)을 형성한다. 절연층(113)은 게이트 트렌치(108)의 측벽에 위치할 수 있다. 그 후, 도 16에서 상술한 바와 같이, 실리콘 산화 공정에 의해 상부 게이트 절연층(112) 및 하부 게이트 절연층(114)이 형성될 수 있다. 도 22 내지 도 24에 도시된 바와 같이, 게이트 트렌치(108)를 2번의 식각 공정에 의해 형성함으로써, 상부 게이트 절연층(112)의 높이를 제어하기 쉽다.
이상, 첨부된 도면을 참조하여 본 개시에 따른 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
100 : 반도체 소자 102 : 기판
104 : 활성 영역 106 : 소자 분리층
108 : 게이트 트렌치 108a : 상부 영역
108b : 하부 영역 112 : 상부 게이트 절연층
114 : 하부 게이트 절연층 122 : 제1 게이트 배리어층
124 : 게이트 전극 126 : 제2 게이트 배리어층
128 : 게이트 매립부 130 : 캡핑층
BL : 비트라인 DC : 비트라인 콘택 플러그
BC : 스토리지 노드 콘택 LP : 랜딩 패드

Claims (10)

  1. 상면에 게이트 트렌치를 포함하는 기판;
    상기 게이트 트렌치의 상부 영역의 내측면에 배치되는 상부 게이트 절연층;
    상기 게이트 트렌치의 하부 영역의 내측면과 하부면에 배치되며 상기 상부 게이트 절연층과 연결되는 하부 게이트 절연층;
    상기 하부 게이트 절연층의 내측에 배치되는 제1 게이트 배리어층;
    상기 제1 게이트 배리어층의 내측에 배치되고 상기 게이트 트렌치의 하부 영역을 채우는 게이트 전극;
    상기 게이트 전극 상에 배치되는 게이트 매립부; 및
    상기 게이트 매립부 상에 배치되는 게이트 캡핑층을 포함하며,
    상기 하부 게이트 절연층의 상단의 내주면의 직경은 상기 상부 게이트 절연층의 하단의 내주면의 직경 보다 크게 형성되는 반도체 소자.
  2. 제1항에 있어서,
    상기 게이트 매립부와 상기 게이트 전극 사이에 배치되며 상기 게이트 매립부의 하면의 적어도 일부를 덮는 제2 게이트 배리어층을 더 포함하는 반도체 소자.
  3. 제2항에 있어서,
    상기 제2 게이트 배리어층의 하면은 상기 상부 게이트 절연층의 하단과 동일한 레벨에 위치하고 상기 제2 게이트 배리어층은 상기 상부 게이트 절연층의 내벽과 접하는 반도체 소자.
  4. 제2항에 있어서,
    상기 게이트 매립부의 측면을 덮는 일함수 조절층을 더 포함하고,
    상기 일함수 조절층의 상단은 상기 게이트 매립부의 상면과 동일한 레벨에 위치하고, 상기 일함수 조절층의 하단은 상기 제2 게이트 배리어층과 접하는 반도체 소자.
  5. 제2항에 있어서,
    상기 제2 게이트 배리어층의 상면은 상기 하부 게이트 절연층의 상단과 동일한 레벨에 위치하고, 상기 제2 게이트 배리어층은 상기 제1 게이트 배리어층의 내벽과 접하는 반도체 소자.
  6. 제2항에 있어서,
    상기 제1 게이트 배리어층은 상단에 상기 게이트 트렌치의 내측으로 돌출되는 돌출부를 포함하며,
    상기 돌출부의 상면은 상기 하부 게이트 절연층의 상단과 동일한 레벨에 위치하고,
    상기 제2 게이트 배리어층의 상면과 상기 돌출부의 상면이 동일한 레벨에 위치하는 반도체 소자.
  7. 상면에 게이트 트렌치를 포함하는 기판;
    상기 게이트 트렌치의 상부 영역의 내측면에 배치되는 상부 게이트 절연층;
    상기 게이트 트렌치의 하부 영역의 내측면과 하부면에 배치되며 상기 상부 게이트 절연층과 연결되는 하부 게이트 절연층;
    상기 하부 게이트 절연층 내측에 배치되는 제1 게이트 배리어층;
    상기 제1 게이트 배리어층 내측에 배치되고 상기 게이트 트렌치의 하부 영역을 채우는 게이트 전극;
    상기 게이트 전극 상에 배치되는 게이트 매립부; 및
    상기 게이트 매립부 상에 배치되는 게이트 캡핑층을 포함하며,
    상기 제1 게이트 배리어층의 상단의 외주면의 직경은 상기 게이트 매립부의 하면의 직경보다 크게 형성되는 반도체 소자.
  8. 제7항에 있어서,
    상기 게이트 매립부와 상기 게이트 전극 사이에 배치되며 상기 게이트 매립부의 하면의 적어도 일부를 덮는 제2 게이트 배리어층을 더 포함하는 반도체 소자.
  9. 제8항에 있어서,
    상기 제2 게이트 배리어층의 하면은 상기 상부 게이트 절연층의 하단과 동일한 레벨에 위치하고 상기 제2 게이트 배리어층은 상기 상부 게이트 절연층의 내벽과 접하는 반도체 소자.
  10. 활성 영역을 포함하는 기판;
    상기 기판의 상면에 일방향을 따라 연장되어 형성되는 게이트 트렌치;
    상기 게이트 트렌치의 상부 영역의 내측면에 배치되는 상부 게이트 절연층;
    상기 게이트 트렌치의 하부 영역의 내측면과 하부면에 배치되며 상기 상부 게이트 절연층과 연결되는 하부 게이트 절연층;
    상기 하부 게이트 절연층 내측에 배치되는 제1 게이트 배리어층;
    상기 제1 게이트 배리어층 내측에 배치되고 상기 게이트 트렌치의 하부 영역을 채우는 게이트 전극;
    상기 게이트 전극 상에 배치되는 차례로 적층되는 제2 게이트 배리어층 및 게이트 매립부; 및
    상기 게이트 매립부 상에 배치되는 게이트 캡핑층을 포함하며,
    상기 상부 게이트 절연층 및 하부 게이트 절연층은 상기 활성 영역 내에 배치되고,
    상기 제1 게이트 배리어층의 상단과 상기 게이트 전극의 상면은 동일한 레벨에 위치하고,
    상기 제2 게이트 배리어층의 하면과 상기 하부 게이트 절연층의 하단이 동일한 레벨에 위치하고,
    상기 하부 게이트 절연층의 상단의 내주면의 직경은 상기 상부 게이트 절연층의 하단의 내주면의 직경보다 크게 형성되는 반도체 소자.
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