TWI578447B

TWI578447B - 記憶體裝置及其製造方法

Info

Publication number: TWI578447B
Application number: TW104133642A
Authority: TW
Inventors: 歐陽自明; 李書銘
Original assignee: 華邦電子股份有限公司
Priority date: 2015-10-14
Filing date: 2015-10-14
Publication date: 2017-04-11
Also published as: TW201714254A

Description

記憶體裝置及其製造方法

本揭露係有關於記憶體裝置及其製造方法，且特別係有關於一種具有汲極接觸插塞之記憶體裝置及其製造方法。

為了增加動態隨機存取記憶體(DRAM)內之元件堆疊密度以及改善其整體表現，目前製造技術持續朝向縮減動態隨機存取記憶體內之電容與縮小動態隨機存取記憶體之尺寸而努力。然而，而目前的動態隨機存取記憶體裝置並非各方面皆令人滿意。例如，隨著動態隨機存取記憶體的尺寸縮減，會產生製程寬裕度不足及製程良率下降之問題。

因此，業界仍須一種可更進一步縮小尺寸，且可增加製程寬裕度以及製程良率之記憶體裝置以及其製造方法。

本揭露提供一種記憶體裝置，包括：基板，具有兩個汲極區；位元線，設於基板上；第一絕緣層，覆蓋基板及位元線，其中第一絕緣層具有溝槽露出兩個汲極區；以及兩個汲極接觸插塞，設於溝槽中，且兩個汲極接觸插塞分別電性連接兩個汲極區，其中任一汲極接觸插塞包括：第一導電層，設於基板上；襯層，設於第一導電層上及溝槽之側壁上；及第二導電層，設於襯層上，其中兩個汲極接觸插塞之間具有隔離槽，且第二導電層具有面對隔離槽之側邊，其中襯層並未延伸至第二導電層之側邊上。

本揭露更提供一種記憶體裝置之製造方法，包括：提供基板，其中基板具有兩個汲極區；形成位元線於基板上；形成第一絕緣層，覆蓋基板及位元線，其中第一絕緣層具有溝槽露出兩個汲極區；以及形成兩個汲極接觸插塞於溝槽中，且兩個汲極接觸插塞分別電性連接兩個汲極區，其中任一汲極接觸插塞包括：第一導電層，設於基板上；襯層，設於第一導電層上及溝槽之側壁上；及第二導電層，設於襯層上，其中兩個汲極接觸插塞之間具有隔離槽，且第二導電層具有面對隔離槽之側邊，其中襯層並未延伸至第二導電層之側邊上。

為讓本揭露之特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下。

100‧‧‧記憶體裝置

102‧‧‧基板

102S、110S、112S、116S、120S、122S‧‧‧上表面

104‧‧‧汲極區

106‧‧‧源極區

108‧‧‧字元線

108A‧‧‧閘極電極

108B‧‧‧閘極介電層

108C、110B、118A‧‧‧襯層

108D、110D、112、122、122’、122”、132‧‧‧絕緣層

110‧‧‧位元線

110A‧‧‧下導電層

110C‧‧‧上導電層

110E‧‧‧側壁

110E1、110E3‧‧‧氮化矽層

110E2‧‧‧氧化矽層

114‧‧‧溝槽

116、116’‧‧‧第一導電材料層

116A‧‧‧第一導電層

118、118’‧‧‧襯墊材料層

118E‧‧‧端點

120、120’‧‧‧第二導電材料層

120A‧‧‧第二導電層

124‧‧‧凹口

126‧‧‧開口

128‧‧‧隔離槽

130‧‧‧汲極接觸插塞

134‧‧‧電容接觸插塞

W‧‧‧寬度

S1‧‧‧側邊

H1、H2、H3、H4、H5‧‧‧高度

B-B、C-C、D-D‧‧‧線段

第1A圖係顯示根據本揭露某些實施例所述之記憶體裝置之製造方法其中一步驟的上視圖。

第1B圖係沿著第1A圖之線段B-B所繪製的剖面圖。

第1C圖係沿著第1A圖之線段C-C所繪製的剖面圖。

第1D圖係沿著第1A圖之線段D-D所繪製的剖面圖。

第2-12圖係顯示根據本揭露某些實施例所述之記憶體裝置之製造方法各步驟的剖面圖。

以下針對本揭露之記憶體裝置及其製造方法作詳細說明。然而，本揭露亦可以各種不同的形式體現，而不應限於本文中所述之實施例。圖式中的層與區域的厚度會為了清楚起見而放大。相同或相似之參考號碼表示相同或相似之元件，以下段落將不再一一贅述。

本揭露實施例係使汲極接觸插塞中的襯層不延伸至其上之導電層面對兩個汲極接觸插塞之間的隔離槽的側邊上，以更進一步降低兩個汲極接觸插塞彼此電性連接之機率，藉此可提升製程良率並更進一步降低記憶體裝置的尺寸。

第1A圖係顯示根據本揭露某些實施例所述之記憶體裝置之製造方法其中一步驟的上視圖，而第1B圖係沿著第1A圖之線段B-B所繪製的剖面圖，第1C圖係沿著第1A圖之線段C-C所繪製的剖面圖，而第1D圖係沿著第1A圖之線段D-D所繪製的剖面圖。如第1A-1D圖所示，首先提供一基板102，基板102具有至少兩個汲極區104以及一個源極區106。基板102例如是半導體基板、半導體化合物基板、半導體合金基板、絕緣層上覆半導體基板(Semiconductor Over Insulator，SOI)、未摻雜之基板或是輕摻雜之P型或N型基板。汲極區104與源極區106可藉由離子佈植步驟摻雜N型或P型摻質形成。

繼續參見第1A及1D圖，基板102更包括字元線108，字元線108亦可稱為一閘極結構。如第1D圖所示，字元線108包括閘極電極108A及閘極介電層108B，閘極介電層108B係設於閘極電極108A與基板102、汲極區104、源極區106(未繪示於第1D圖)之間，以防止閘極電極108A與基板102、汲極區104、源極區106電性連接。此外，字元線108可更包括一襯層108C與一絕緣層108D。襯層108C係設於閘極電極108A與閘極介電層108B之間，而絕緣層108D係設於閘極電極108A之上，使閘極電極108A可與後續形成於基板102上之元件電性絕緣。

閘極電極108A之材料可為非晶矽、複晶矽、一或多種金屬、金屬氮化物、導電金屬氧化物、或上述之組合。閘極介電層108B可為氧化矽、氮化矽、氮氧化矽、高介電常數介電材料、或其它任何適合之介電材料、或上述之組合。襯層108C之材料可包括氮化鎢、氮化鈦、氮化組、上述之組合、或其它任何適合之材料。而絕緣層108D之材料可包括氮化矽、二氧化矽、氮氧化矽、上述之組合、或其它任何適合之絕緣材料。

繼續參見第1A及1B圖，於基板102上形成位元線 110。位元線110可包括設於基板102上之下導電層110A、設於下導電層110A上之襯層110B、設於襯層110B上之上導電層110C、設於上導電層110C上之絕緣層110D、以及包覆上述下導電層110A、襯層110B、上導電層110C與絕緣層110D之側壁110E。

下導電層110A之材料可包括摻雜或未摻雜之多晶矽、銅、鋁、鎢、上述之組合、或其它任何適合之導電材料。襯層110B之材料可包括氮化鈦、氮化鎢、氮化組、上述之組合、或其它任何適合之材料。上導電層110C之材料可包括鎢、銅、鋁、金、鉻、鎳、鉑、鈦、銥、銠、上述之組合、或其它任何適合之導電材料。下導電層110A、襯層110B與上導電層110C可藉由例如為濺鍍法、電鍍法、電阻加熱蒸鍍法、電子束蒸鍍法、或其它任何適合的沈積製程形成。

絕緣層110D的材質可包括氮化矽、二氧化矽、氮氧化矽、上述之組合、或其它任何適合之絕緣材料。側壁110E的材質可為氮化矽/氧化矽/氮化矽、氧化矽/氮化矽/氧化矽、氮化矽/氧化矽、氧化矽、氮化矽、或Ta₂O₅等。例如，在一些實施例中，側壁110E可包括依序包括氮化矽層110E1、氧化矽層110E2及氮化矽層110E3。絕緣層110D與側壁110E可藉由化學氣相沉積(CVD)法或原子層沉積法(atomic layer deposition，ALD)形成。

接著，參見第1A、1C及1D圖，形成覆蓋基板102 及位元線110之絕緣層112，其中絕緣層112具有露出至少兩個汲極區104之溝槽114。此外，如第1C圖所示，在一些實施例中，絕緣層112之上表面112S至基板102之上表面102S具有一高度H1，而位元線110之上表面110S至基板102之上表面102S具有一高度H2，高度H1大於高度H2約60至約200nm，例如約100至約150nm。絕緣層112的材質可包括氮化矽、二氧化矽、氮氧化矽、上述之組合、或其它任何適合之絕緣材料，且可藉由化學氣相沉積法或原子層沉積法形成。此外，絕緣層112中的溝槽114可藉由微影與蝕刻步驟形成。

第2-10圖係顯示根據本揭露某些實施例所述之記憶體裝置之製造方法各步驟的剖面圖。詳細而言，第2-10圖係繪示於溝槽114中形成兩個汲極接觸插塞之步驟。首先，參見第2圖，形成第一導電材料層116於絕緣層112上且填入溝槽114內。第一導電材料層116之材料可包括摻雜或未摻雜之多晶矽、銅、鋁、鎢、上述之組合、或其它任何適合之導電材料，且可藉由濺鍍法、電鍍法、電阻加熱蒸鍍法、電子束蒸鍍法、或其它任何適合的沈積製程形成。

接著，參見第3圖，移除所有位於溝槽114外以及部分位於溝槽114內之第一導電材料層116，僅留下部分位於溝槽114內之第一導電材料層116’。在一些實施例中，可藉由一蝕刻步驟移除位於溝槽114外以及部分位於溝槽114內之第一導電材料層116。

接著，參見第4圖，順應性形成襯墊材料層118於絕緣層112上、溝槽114之側壁上及第一導電材料層116’上。襯墊材料層118之材料可包括氮化鈦、氮化鎢、氮化鉭、上述之組合、或其它任何適合之材料，且可藉由濺鍍法、電鍍法、電阻加熱蒸鍍法、電子束蒸鍍法、或其它任何適合的沈積製程形成。

接著，參見第5圖，於襯墊材料層118上形成第二導電材料層120。詳細而言，第二導電材料層120係毯覆性沈積於絕緣層112上且填入溝槽114內。第二導電材料層120之材料可包括鎢、銅、鋁、金、鉻、鎳、鉑、鈦、銥、銠、上述之組合、或其它任何適合之導電材料，且可藉由濺鍍法、電鍍法、電阻加熱蒸鍍法、電子束蒸鍍法、或其它任何適合的沈積製程形成。

接著，參見第6圖，移除所有位於溝槽114外以及部分位於溝槽114內之第二導電材料層120，僅留下部分位於溝槽114內之第二導電材料層120’。在一些實施例中，可藉由一蝕刻步驟移除位於溝槽114外以及部分位於溝槽114內之第二導電材料層120。例如，在一實施例中，可使用三氟化氮(NF₃)與六氟化硫(SF₆)氣體蝕刻第二導電材料層120。

接著，參見第7圖，移除所有位於溝槽114外以及部分位於溝槽114內之襯墊材料層118，僅留下部分位於溝槽114內之襯墊材料層118’。在一些實施例中，可藉由一蝕刻步驟移除位於溝槽114外及部分位於溝槽114內之襯墊材料層118。例如，在一實施例中，可使用含有氯氣(Cl₂)但不含有氟氣(F₂)蝕刻襯墊材料層118。

此外，如第7圖所示，第二導電材料層120’之上表面120S至基板102之上表面102S具有一高度H3，而襯墊材料層118’鄰近第二導電材料層120’之上表面120S處具有端點118E，端點118E(亦為後續襯層鄰近第二導電層之上表面處之端點)至基板102之上表面102S具有一高度H4，且高度H3大於高度H4。本揭露藉由使襯墊材料層118’之端點118E之高度H4低於第二導電材料層120’之上表面120S之高度H3，可增加記憶體裝置之製程寬裕度以及製程良率，此部分將於後續第12圖詳細說明。此外，在一些實施例中，襯墊材料層118’之端點118E的寬度W為約5nm至10nm，例如為約7nm至9nm。此寬度W即為裝置所增加之製程寬裕度。

接著，參見第8圖，形成絕緣層122，絕緣層122覆蓋絕緣層112以及第二導電材料層120’，且填入由於襯墊材料層118’之端點118E之高度低於第二導電材料層120’之上表面120S之高度所造成之凹口124中。絕緣層122的材質可包括氮化矽、二氧化矽、氮氧化矽、上述之組合、或其它任何適合之絕緣材料，且可藉由化學氣相沉積法或原子層沉積法形成。

此外，如第8圖所示，第一導電材料層116’具有上表面116S，第二導電材料層120’具有上表面120S，而絕緣層122具有上表面122S。在一些實施例中，第一導電材料層116’之上表面116S至第二導電材料層120’之上表面120S之距離D1可為約10nm至約120nm，例如為約30nm至約100nm。此外，在一些實施例中，第二導電材料層120’之上表面120S至絕緣層122之上表面122S之距離D2可為約80nm至約220nm，例如為約120nm至約180nm。

接著，參見第9圖，蝕刻絕緣層122以於絕緣層122 中形成開口126，開口126露出部分第二導電材料層120’。此外，經蝕刻後之絕緣層122係以絕緣層122’表示。在一實施例中，例如可使用氟氣(F₂)蝕刻絕緣層122。

接著，參見第10圖，蝕穿開口126所對應之區域內之第二導電材料層120’、襯墊材料層118’及第一導電材料層116’以形成隔離槽128及兩個汲極接觸插塞130。在一些實施例中，可藉由蝕刻步驟進行蝕刻以形成隔離槽128及兩個汲極接觸插塞130。例如，在一些實施例中，可使用三氟化氮(NF₃)與氯氣(Cl₂)氣體蝕刻第二導電材料層120’，使用含有氯氣(Cl₂)但不含有氟氣(F₂)之氣體蝕刻襯墊材料層118’，使用溴化氫(HBr)及氯氣(Cl₂)氣體蝕刻第一導電材料層116’。此外，在上述蝕刻步驟中，絕緣層122’會被更進一步蝕刻成絕緣層122”。

此外，經蝕刻後之第二導電材料層120’、襯墊材料層118’及第一導電材料層116’分別形成汲極接觸插塞130中的第二導電層120A、襯層118A及第一導電層116A。詳細而言，兩個汲極接觸插塞130分別電性連接兩個汲極區104，且各汲極接觸插塞130皆包括設於基板102上之第一導電層116A，設於第一導電層116A上及溝槽114之側壁上之襯層118A，及設於襯層118A上之第二導電層120A。此外，如第10圖所示，兩個汲極接觸插塞130係藉由隔離槽128彼此隔開。第二導電層120A具有面對隔離槽128之側邊S1，且襯層118A並未延伸至第二導電層120A之側邊S1上。

本揭露實施例藉由使汲極接觸插塞130中的襯層 118A不延伸至其上之第二導電層120A面對兩個汲極接觸插塞130之間之隔離槽128的側邊S1上，以更進一步降低兩個汲極接觸插塞130彼此電性連接之機率，藉此可提升製程良率並更進一步降低記憶體裝置的尺寸。

此外，在一些實施例中，如第10圖所示，第二導電層120A具有上表面120S，上表面120S至基板102之上表面102S具有高度H5。而絕緣層112具有上表面112S，上表面112S至基板102之上表面102S具有高度H1，高度H1大於高度H5。

此外，在一些實施例中，如第10圖所示，隔離槽 128延伸入基板102內。藉由使隔離槽128延伸入基板102內，可更進一步確保隔離槽128兩側之汲極接觸插塞130彼此電性隔離，故可更進一步提升製程良率。

第11圖係繪示根據本揭露某些實施例所述之記憶體裝置之製造方法其中一步驟的剖面圖。如第11圖所示，形成絕緣層132，絕緣層132覆蓋於絕緣層112及絕緣層122上且填入隔離槽128中。絕緣層132的材質可包括氮化矽、二氧化矽、氮氧化矽、上述之組合、或其它任何適合之絕緣材料，且可藉由化學氣相沉積法或原子層沉積法形成。

第12圖係繪示根據本揭露某些實施例所述之記憶體裝置之製造方法其中一步驟的剖面圖。如第12圖所示，於絕緣層132中形成電容接觸插塞134。電容接觸插塞134電性連接至對應其下設置之汲極接觸插塞130。電容接觸插塞134之材料可包括鎢、銅、鋁、金、鉻、鎳、鉑、鈦、銥、銠、上述之組合、或其它任何適合之導電材料。

如第12圖所示，由於襯層118A之端點118E之高度低於第二導電層120A之上表面120S之高度，故即使左側之電容接觸插塞134因製程變異而偏移至襯層118A之端點118E上，電容接觸插塞134亦不會電性連接至襯層118A之端點118E而造成電連接錯誤。因此，本揭露藉由使襯層118A之端點118E之高度低於第二導電層120A之上表面120S之高度，可增加記憶體裝置之製程寬裕度以及製程良率。

繼續參見第12圖及第1A圖，記憶體裝置100包括基板102，基板102具有兩個汲極區104。記憶體裝置100更包括設於基板102上之位元線110及覆蓋基板102及位元線110之絕緣層112，絕緣層112具有溝槽114露出兩個汲極區104。記憶體裝置100更包括設於溝槽114中之兩個汲極接觸插塞130，此兩個汲極接觸插塞130分別電性連接兩個汲極區104，且各汲極接觸插塞130皆包括設於基板102上之第一導電層116A、設於第一導電層116A上及溝槽114之側壁上之襯層118A、以及設於襯層118A上之第二導電層120A。此外，此兩個汲極接觸插塞130之間具有隔離槽128，且第二導電層120A具有面對隔離槽128之側邊S1，且襯層118A並未延伸至第二導電層120A之側邊S1上。此外，記憶體裝置100更包括覆蓋於絕緣層112與絕緣層122”上且填入隔離槽128中的絕緣層132，以及設於絕緣層132中的電容接觸插塞134。

綜上所述，本揭露實施例係使汲極接觸插塞中的襯層不延伸至其上之導電層面對兩個汲極接觸插塞之間的隔離槽的側邊上，以更進一步降低兩個汲極接觸插塞彼此電性連接之機率，藉此可提升製程良率並更進一步降低記憶體裝置的尺寸。此外，本揭露藉由使襯層之端點之高度低於第二導電層之上表面之高度，可增加記憶體裝置之製程寬裕度以及製程良率。

值得注意的是，以上所述之元件尺寸、元件參數、以及元件形狀皆非為本揭露之限制條件。此技術領域中具有通常知識者可以根據不同需要調整這些設定值。另外，本揭露之記憶體裝置及其製造方法並不僅限於第1A-12圖所圖示之狀態。本揭露可以僅包括第1A-12圖之任何一或複數個實施例之任何一或複數項特徵。換言之，並非所有圖示之特徵均須同時實施於本揭露之記憶體裝置及其製造方法中。

雖然本發明以前述之實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可做些許之更動與潤飾。因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。