TW201929151A - 半導體記憶體結構及其製備方法 - Google Patents

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Abstract

本揭露提供一種半導體記憶體結構及其製備方法。該半導體記憶體結構包括一基底、複數個第一溝渠，設置在該基底中、複數個第二溝渠，設置在基底中且與該等第一溝渠間隔開、複數條埋入式數位線，設置在第一溝渠中，以及複數條埋入式字元線，設置在第二溝渠中。該等第一溝渠包括一第一深度，該等第二溝渠包括一第二深度。該等第二溝渠的該第二深度大於該等第一溝渠的該第一深度。該等埋入式字元線的頂表面低於該等埋入式數位線的底表面。

Description

半導體記憶體結構及其製備方法
本申請案主張2017年12月25日申請之美國臨時申請案第62/610,264號及2018年1月10日申請之美國正式申請案第15/867,043號的優先權及益處，該美國臨時申請案及該美國正式申請案之內容以全文引用之方式併入本文中。 本揭露係關於一種半導體記憶體結構及其製備方法，特別是關於一種動態隨機存取記憶體結構及其製備方法。
電子產品越來越輕薄短小，縮小DRAM尺寸，以符合高整合度和高​​密度的趨勢。包含許多記憶單元的DRAM是現今所使用最通行的揮發性記憶體之一。每個記憶單元各包括一電晶體和至少一個電容器，其中電晶體和電容器彼此形成串聯。記憶單元排列成記憶體陣列。記憶單元由一條字元線和一條數位線（或位元線）來定址，其中一條定址記憶單元中的一列，而另一條定址記憶單元中的一行。藉著利用字元線和數位線，一個DRAM單元可被讀取和編程。 近來對於埋入式字元線單元陣列電晶體的研究日益增多，而且在埋入式字元線單元陣列電晶體中，是將字元線埋入在基底的頂表面下方的半導體基底中，並利用金屬作為閘極導體。然而，隨著元件尺寸的縮小也縮小了字元線和位元線之間的距離，觀察到在相鄰的字元線中存在著字元線干擾。當字元線干擾變得嚴重時，DRAM單元的性能就會降低。 上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露的一實施例提供一種半導體記憶體結構。該半導體記憶體結構包括一基底、複數個第一溝渠，設置在該基底中、複數個第二溝渠，設置在基底中且與該等第一溝渠間隔開、複數條埋入式數位線，設置在第一溝渠中，以及複數條埋入式字元線，設置在第二溝渠中。該等第一溝渠包括一第一深度，以及該等第二溝渠包括一第二深度。在一些實施例中，該等第二溝渠的該第二深度大於該等第一溝渠的該第一深度。在一些實施例中，該等埋入式字元線的頂表面低於該等埋入式數位線的底表面。 在本揭露之一些實施例中，該等第一溝渠和該等第二溝渠交替排列。 在本揭露之一些實施例中，該半導體記憶體結構還包括複數個第一隔離結構，分別設置在該等第一溝渠中的該等埋入式數位線上。 在本揭露之一些實施例中，該半導體記憶體結構還包括複數個第二隔離結構，設置在該等第二溝渠中，在一些實施例中，該等埋入式字元線藉著該等第二隔離結構與該基底間隔開。 在本揭露之一些實施例中，該半導體記憶體結構還包括複數個第一摻雜區，分別設置在該等第一溝渠下方的該基底中。 在本揭露之一些實施例中，該等第一摻雜區各圍繞一埋入式數位線之一側壁和一底部。 在本揭露之一些實施例中，該半導體記憶體結構還包括複數個第二摻雜區，設置在該等第一溝渠和該等第二溝渠之間的該基底中。 在本揭露之一些實施例中，該半導體記憶體結構還包括複數個電容器，分別電性連接至該等第二摻雜區。 在本揭露之一些實施例中，該等埋入式字元線各包括一弧面，彎向該等第一溝渠。 在本揭露之一些實施例中，該半導體記憶體結構還包括複數個第三隔離結構，設置在該基底中，其中該等第三隔離結構包括一第三深度。 在本揭露之一些實施例中，該等第一溝渠的該第一深度和該等第二溝渠的該第二深度小於該等第三隔離結構的該第三深度。 本揭露的另一實施例提供一種半導體記憶體結構的製備方法。該製備方法包括以下步驟：提供一基底，該基底包括複數個主動區，該等主動區係沿著一第一方向延伸；形成複數個第一溝渠在該基底中，其中該等第一溝渠包括一第一深度且沿著一第二方向延伸，該第二方向不同於該第一方向；形成複數條埋入式數位線在該等第一溝渠中；形成複數個第二溝渠在該基底中，其中該等第二溝渠包括一第二深度且沿著一第三方向延伸，該第三方向不同於該第一方向和該第二方向；加深部分的該等第二溝渠，以形成複數個第三溝渠在該基底中，其中該等第三個溝渠包括一第三深度；形成複數條埋入式字元線在該等第三溝渠中。 在本揭露之一些實施例中，該基底還包括複數個第一隔離結構。 在本揭露之一些實施例中，該等主動區藉著該等第一隔離結構彼此隔離且電性隔離。 在本揭露之一些實施例中，該等第一溝渠的該第一深度、該等第二溝渠的該第二深度以及該等第三溝渠的該第三深度小於該等第一隔離結構的深度。 在本揭露之一些實施例中，該等第三溝渠的該第三深度大於該等第一溝渠的該第一深度。 在本揭露之一些實施例中，該等第一溝渠的該第一深度大於該等第二溝渠的該第二深度。 在本揭露之一些實施例中，形成該等埋入式數位線還包括以下步驟：分別在該等第一溝渠下的該基底中，形成複數個第一摻雜區；形成該等埋入式數位線在該等第一溝渠中，其中該等埋入式數位線的頂表面低於該等第一溝渠的開口；形成複數個第二隔離結構在該等埋入式數位線上，且填入該等第一溝渠。 在本揭露之一些實施例中，形成該等埋入式字元線還包括以下步驟：分別在該等第三溝渠中，形成複數個第一隔離層，其中該等第一隔離層的頂表面低於該等第三溝渠的開口，以及高於該等埋入式數位線的頂表面；形成該等埋入式字元線在該等第三溝渠中的該等第一隔離層上，其中該等埋入式字元線的頂表面低於該等第三溝渠的開口；形成複數個第二隔離層在該等埋入式字元線上，且填入該等第三溝渠。 在本揭露之一些實施例中，該半導體記憶體結構的製備方法還包括以下步驟：在該等第三溝渠中的該等第一隔離層上，形成複數個保護間隙子；移除一部分的該等第一隔離層和一部分的基底，以形成複數個弧形凹部在該等第三溝渠中；形成埋入式字元線在該等第一溝渠中的該等弧形凹部中。 在本揭露之一些實施例中，該半導體記憶體結構的製備方法還包括以下步驟：形成複數個第二摻雜區在該等第一溝渠和該等第三溝渠之間的該主動區中。 在本揭露之一些實施例中，該半導體記憶體結構的製備方法還包括以下步驟：形成複數個電容器，電性連接至該基底上的該等第二摻雜區。 本揭露中提供一種半導體記憶體結構的製備方法，其利用兩道蝕刻製程，將相鄰的埋入式數位線對藉著隔離結構彼此隔離。藉由所形成的埋入式字元線所具有高於埋入式數位線的頂表面的底表面，相鄰的埋入式字元線對藉著埋入式數位線上方的隔離結構彼此隔離。因此，本揭露之技術可降低字元線至字元線及數位線至數位線的電容。再者，本揭露之半導體記憶體結構包括複數條埋入式字元線和複數條埋入式數位線，其中該等字元線和該等數位線兩者皆埋入在基底中，為半導體記憶體結構提供了垂直結構，有助於增加元件密度。而且，該等埋入式字元線和該等埋入式數位線交替排列；因為相鄰的埋入式字元線對藉著隔離結構彼此隔離，所以通道區也藉著隔離結構彼此隔離，因此減少了字元線干擾。 相對地，就比較DRAM記憶體結構而言，兩條字元線由於共享同一條數位線，也因此共享相同的通道區，所以總是遭受字元線干擾。 上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
本揭露之以下說明伴隨併入且組成說明書之一部分的圖式，說明本揭露之實施例，然而本揭露並不受限於該實施例。此外，以下的實施例可適當整合以下實施例以完成另一實施例。 「一實施例」、「實施例」、「例示實施例」、「其他實施例」、「另一實施例」等係指本揭露所描述之實施例可包含特定特徵、結構或是特性，然而並非每一實施例必須包含該特定特徵、結構或是特性。再者，重複使用「在實施例中」一語並非必須指相同實施例，然而可為相同實施例。 為了使得本揭露可被完全理解，以下說明提供詳細的步驟與結構。顯然，本揭露的實施不會限制該技藝中的技術人士已知的特定細節。此外，已知的結構與步驟不再詳述，以免不必要地限制本揭露。本揭露的較佳實施例詳述如下。然而，除了詳細說明之外，本揭露亦可廣泛實施於其他實施例中。本揭露的範圍不限於詳細說明的內容，而是由申請專利範圍定義。 圖1為根據本揭露之一些實施例，例示一種半導體記憶體結構10之製備方法之流程圖。半導體記憶體結構10之製備方法包括步驟102：提供一基底，該基底包括複數個沿著一第一方向延伸的主動區。半導體記憶體結構10之製備方法還包括步驟104：形成複數個第一溝渠於該基底中。該等第一溝渠包括一第一深度。在一些實施例中，該等第一溝渠沿著一第二方向延伸，該第二方向不同於該第一方向。半導體記憶體結構10之製備方法還包括步驟106：形成複數條埋入式數位線在該等第一溝渠中。半導體記憶體結構10之製備方法還包括步驟108：形成複數個第二溝渠在該基底中。該等第二溝渠包括一第二深度。在一些實施例中，該等第二溝渠沿著一第三方向延伸，該第三方向不同於該第一方向和該第二方向。半導體記憶體結構10之製備方法還包括步驟110：加深部分的該等第二溝渠以形成複數個第三溝渠在該基底中。該等第三溝渠包括一第三深度。半導體記憶體結構10之製備方法還包括步驟112：形成複數條埋入式字元線在該等第三溝渠中。下文將根據一個或多個實施例進一步來描述半導體記憶體結構10之製備方法。 圖2A、圖3A、圖4A、圖5A、圖6A、圖7A、圖8A、圖9A、圖10A和圖11A為根據本揭露之一些實施例，例示圖1之半導體記憶體結構10之製備方法在不同製造階段之示意圖；圖2B、圖3B、圖4B、圖5B、圖6B、圖7B、圖8B、圖9B、圖10B和圖11B分別為沿著圖2A、圖3A、圖4A、圖5A、圖6A、圖7A、圖8A、圖9A、圖10A和11A中之I-I'切線之剖面圖、以及圖2C、圖3C、圖4C、圖5C、圖6C、圖7C、圖8C、圖9C和圖10C分別為沿著圖2A、圖3A、圖4A、圖5A、圖6A、圖7A、圖8A、圖9A和圖10A中之II-II'切線之剖面圖。參照圖2A、圖2B和圖2C所示，根據步驟102，提供一基底200。在一些實施例中，基底200包括矽（Si）基底、鍺（Ge）基底或矽鍺（SiGe）基底，但本揭露並不限於此。基底200包括複數個主動區202，主動區202沿著一第一方向D1延伸。在一些實施例中，主動區202藉著複數個隔離結構204彼此隔離並電性隔離。在一些實施例中，可藉著淺溝槽隔離（STI）技術以形成隔離結構204，但本揭露不限於此。例如，複數個淺溝槽（未示出）以條狀排列之方式形成在基底200中，以及形成一絕緣材料填入淺溝槽中，該絕緣材料例如為氧化矽（SiO）、氮化矽（SiN）和/或氮氧化矽（SiON）。隔離結構204包括一深度“da”。在一些實施例中，隔離結構204的深度da在約250奈米(nm)和約350奈米之間，但本揭露並不限於此。在一些實施例中，為了進一步改善電性隔離，在填入絕緣材料於淺溝槽之前，可選擇性地實施離子注入，以將硼離子（B）注入至藉著淺溝槽所暴露出的基底200的區域中，但本揭露並不限於此。在一些實施例中，在形成隔離結構204之後，可實施一離子注入以用於阱區。 參照圖3A、圖3B及圖3C，接下來依據步驟104，形成複數個第一溝渠220在基底200中。在一些實施例中，形成圖案化遮罩210在基底200上。在一些實施例中，圖案化遮罩210包括一圖案化硬遮罩層和一圖案化光阻，但本揭露並不限於此。用一適當的蝕刻劑，以實施一第一蝕刻製程，用以蝕刻基底200。在一些實施例中，去除部分的主動區202和部分的隔離結構204，以形成複數個第一溝渠220在基底200中。如圖3A所示，第一溝渠220沿著第二方向D2延伸，在一平面上，第二方向D2與第一方向D1不同。第一溝渠220包括一深度d1。如圖3C所示，在一些實施例中，第一溝渠220的深度d1小於隔離結構204的深度da。在一些實施例中，第一溝渠220的深度d1可介於約150奈米與約200奈米之間，但本揭露並不限於此。 接下來根據步驟106，形成複數條埋入式數位線230在第一溝渠220中。在一些實施例中，用於形成埋入式數位線230的步驟104還包括以下步驟。在一些實施例中，藉著第一溝渠220的底部所暴露的基底200的區域中，實施一離子注入以形成複數個第一摻雜區232。如圖3B及圖3C所示，分別形成第一摻雜區232在第一溝渠220下方的基底200中。在一些實施例中，第一摻雜區232重摻雜砷（As），但本揭露並不限於此。在形成第一摻雜區232之後，移除圖案化硬遮罩210。 參照圖4A、圖4B和圖4C，接下來，形成一第一導電材料在第一溝渠220中。因此，第一導電材料可以由氮化鈦（TiN）、鈦/氮化鈦（Ti / TiN）、氮化鎢（WN）、鎢/氮化鎢（W / WN）、氮化鉭（TaN）、鉭/氮化鉭（Ta / TaN）、氮化鈦矽（TiSiN）、氮化矽鉭氮化矽（WSiN）或及其組合中的任何一個所形成。第一導電材料可以用化學氣相沉積（CVD）或原子層沉積（ALD）方法來形成。在形成該第一導電材料之後，可實施一蝕刻製程，以下凹該第一導電材料。因此得到埋入式數位線230。如圖4A所示，埋入式數位線230沿著第二方向D2延伸。因此，部分的埋入式數位線230形成在主動區202中，且部分的埋入式數位線230形成在隔離結構204中。如圖4B和4C所示，埋入式數位線230的頂表面低於第一溝渠220的開口。此外，第一摻雜區232各圍繞埋入式數位線230的一側壁和一底部。 參照圖5A和圖5B，在形成埋入式數位線230之後，形成一絕緣材料，以填入第一溝渠220，隨後可實施一平坦化製程，以移除基底200多餘的該絕緣材料，於是各在第一溝渠220中的埋入式數位線230上，形成隔離結構234。所以，埋入式數位線230被隔離結構234所覆蓋，且埋入式數位線230的頂表面低於基底200的頂表面。在一些實施例中，隔離結構234可包括與用來形成隔離結構204不同的隔離材料，但本揭露並不限於此。此外，如圖5A所示，隔離結構234沿著第二方向D2延伸。 參照圖6A，圖6B和圖6C，接下來，根據步驟108，形成複數個第二溝渠222在基底200中。在一些實施例中，形成圖案化遮罩212在基底200上。在一些實施例中，圖案化遮罩可包括一圖案化硬遮罩層和一圖案化光阻，但本揭露並不限於此。實施一第二蝕刻製程，用以適當的蝕刻劑蝕刻基底200。在一些實施例中，該第二蝕刻製程為低選擇性蝕刻，以至於部分的主動區202、部分的隔離結構204以及部分的隔離結構234被移除，形成複數個第二溝渠222在基底中。如圖6A所示，第二溝渠222沿著第三方向D3延伸，第三方向D3在平面上不同於第一方向D1和第二方向D2。在一些實施例中，第三方向D3可以垂直於第二方向D2，但本揭露並不限於此。第二溝渠222包括一深度d2。在一些實施例中，第二溝渠222的深度d2小於第一溝渠220的深度d1和隔離結構204的深度da。在一些實施例中，第二溝渠220的深度d2可以小於100奈米。在一些實施例中，第二溝渠222的深度d2可以小於80奈米，但本揭露並不限於此。 參照圖7A、圖7B和圖7C，接下來，根據步驟110，去除部分的第二溝渠222，以加深第二溝渠222，並形成複數個第三溝渠224在基底200中。在一些實施例中，圖案化遮罩212可以保留在基底200上，用以作蝕刻遮罩，但本揭露並不限於此。用以適當的蝕刻劑來實施第三蝕刻製程，以蝕刻基板200。如圖7B和圖7C所示，在一些實施例中，第三蝕刻製程為高選擇性蝕刻，以使主動區202中部分的基底200被去除，而隔離結構204和隔離結構234幾乎不受影響。此外，如圖7B和7C所示，第三溝渠224不同於以條狀排列的第一溝渠212和第二溝渠222，第三溝渠224是以島狀排列。在一些實施例中，島狀第三溝渠224沿著第三方向D3排列。第三溝渠224包括一深度d3。在一些實施例中，第三溝渠224的深度d3是第二溝渠222的深度d2與經過第三蝕刻製程而去除的基底200的一厚度之總和。在一些實施例中，如圖7B所示，第三溝渠224的深度d3大於第一溝渠220的第一深度d1。在一些實施例中，如圖7C所示，第三溝渠224的深度d3小於隔離結構204的深度da。在一些實施例中，第三溝渠222的深度d3介於在約250奈米與約300奈米之間，但本揭露並不限於此。之後，則將從基底200上移除圖案化遮罩212。 參照圖8A、圖8B和圖8C，接下來，根據步驟112，形成複數條埋入式字元線240在第三溝渠224中。在一些實施例中，埋入式字元線240的形成還包括以下步驟。在一些實施例中，形成一第一絕緣材料在第三溝渠224中。此外，可實施一蝕刻製程，例如回蝕刻製程，以從第三溝渠224中去除部分的該第一絕緣材料。因此，複數條第一絕緣層242分別形成在第三溝渠224中。此外，第一絕緣層242的頂表面低於第三溝渠224的開口。然而，如圖8B和8C所示第一絕緣層242的頂表面是高於埋入式數位線230的頂表面。在一些實施例中，第一絕緣層242可以包括SiO、SiN、SiON或高介電(high-k)材料，但本揭露並不限於此。 參照圖9A和圖9B，接下來，形成複數個介電層，分別覆蓋第三溝渠224部分的側壁。在一些實施例中，介電層可以包括SiO，SiN，SiON或高介電(high-k)材料，但本揭露不限於此。接下來，形成一第二導電材料在第三溝渠224中。在一些實施例中，該第二導電材料可以由氮化鈦（TiN）、鈦/氮化鈦（Ti / TiN）、氮化鎢（WN）、鎢/氮化鎢（W / WN）、氮化鉭（TaN）、鉭/氮化鉭（Ta / TaN）、氮化鈦矽（TiSiN）、氮化矽鉭氮化矽（WSiN）或及其組合中的任何一個所形成。第二導電材料可以用化學氣相沉積（CVD）或原子層沉積（ALD）方法來形成)。在形成第二導電材料之後，可實施一蝕刻製程以下凹該第二導電材料。因此，埋入式字元線240分別形成在第三溝渠224中的第一絕緣層242上。在一些實施例中，埋入式字元線240的頂表面低於第三溝渠224的開口，但高於頂部埋入式數位線230的頂表面。於是，如圖9B和9C所示，埋入式字元線240的底表面高於埋入式數位線230的頂表面。此外，埋入式字元線240沿著第三方向D3延伸。換句話說，埋入式字元線240垂直於埋入式數位線230。 參照圖10A和圖10B，接下來，形成複數個第二絕緣層244在第三溝渠224中的埋入式字元線240上。在一些實施例中，形成第二絕緣層244以填入第三溝渠224和第二溝渠222中。在一些實施例中，第一絕緣層242、介電層和第二絕緣層244一同作為隔離結構248，在各個第三溝渠224中。此外，藉著隔離結構248，埋入式字元線240與基底200間隔開且電性隔離。在形成隔離結構248(包括第一絕緣層242、介電層和第二絕緣層244)之後，在主動區202的基底200中，可形成複數個第二摻雜區246。此外，如圖10B所示，在第一溝渠220與第三溝渠224之間的基底200中，形成第二摻雜區246。在一些實施例中，第二摻雜區246的底表面處於與埋入式字元線240的頂表面實質相同或更高的水平。 參照圖11A和圖11B，接下來，形成複數個電容器250在主動區202的基底200上。此外，電容器250分別電性連接至第二摻雜區246。因此，構成為半導體記憶體結構20。 如圖11A和圖11B所示，半導體記憶體結構20包括基底200、複數個第一溝渠220，係在基底200中、複數個第三溝渠224，係在基底200中、複數條埋入式數位線230，設置在第一溝渠220中，以及複數條埋入式字元線240，設置在第三溝渠224中。如圖11B所示，第一溝渠220與第三溝渠224間隔開。此外，如圖11B所示，第一溝渠220和第三溝渠224交替排列且彼此隔離。如上所述，第一溝渠220包括深度d1，第三溝渠224包括深度d3，且深度d3大於深度d1。在一些實施例中，半導體記憶體結構20還包括複數個隔離結構204，設置在基底200中，且隔離結構204包括深度da。在一些實施例中，主動區202藉著隔離結構204和隔離結構234彼此電性隔離。在一些實施例中，第一溝渠220的深度d1和第三溝渠224的深度d3小於隔離結構204的深度da。如圖11B所示，在一些實施例中，埋入式字元線240的頂表面低於基底200的一表面。如圖11B所示，在一些實施例中，埋入式數位線230的頂表面同樣也低於埋入式字元線240的底表面。 如上所述，半導體記憶體結構20還包括複數個隔離結構234，分別設置在第一溝渠220中的埋入式數位線230上。半導體記憶體結構20還包括複數個隔離結構248，係包括第一絕緣層242、介電層，以及第二絕緣層244，設置在第三溝渠224中。如上所述，埋入式字元線240藉著隔離結構248與基底200間隔開。半導體記憶體結構20還包括複數個第一摻雜區232，設置在第一溝渠220下方的基底200中，以及第二摻雜區246，設置在第一溝渠220與第三溝渠224之間的基底200中。如圖11B所示，第一摻雜區232各圍繞一埋入式數位線230的一側壁和一底部。半導體記憶體結構20還包括複數個電容器250，各電性連接至第二摻雜區246。 參照圖11B和圖18，在一些實施例中，半導體記憶體結構20包括複數個記憶單元，如單元A、圖單元B以及單元C。如箭頭A所示，在一些實施例中，單元A的通道區從第一摻雜區232垂直延伸至第二摻雜區246。如箭頭B所示，在一些實施例中，單元B的通道區從第一摻雜區232垂直延伸至第二摻雜區246。如箭頭C所示，在一些實施例中，單元C的通道區從第一摻雜區232垂直延伸至第二摻雜區246。在一些實施例中，單元A和單元B共享埋入式字元線240。在一些實施例中，單元A和單元C共享埋入式數位線230。 根據半導體記憶體結構20，因為所有的記憶單元都具有垂直結構，所以可增加元件密度。此外，如圖11B所示，不同記憶單元的通道區由隔離結構248彼此隔離，因此，減少了相鄰的埋入式字元線對240彼此之間的字元線干擾。此外，由於相鄰的埋入式字元線對240藉著其間的隔離結構234彼此隔離，且兩個相鄰的埋入式數位線對230藉著其間的隔離結構248彼此隔離，同時可以降低字元線至字元線及數位線至數位線之間的電容。所以，半導體記憶體結構20的性能得以改善。 圖12、圖13、圖14、圖15、圖16和圖17為根據本揭露之一些實施例，例示該半導體記憶體結構之製備方法之不同製造階段之示意圖。應注意圖2A至圖17中的類似元件可包括相似的材料且可藉著相似的步驟所形成；因此為了簡潔起見，省略了這些細節。在一些實施例中，執行步驟102，以提供基底200，基底200係包括主動區202。執行步驟104，以形成第一溝渠220在基底200中。執行步驟106，以在第一溝渠220中，形成埋入式數位線230。如上所述，可在步驟106中，形成第一摻雜區232和隔離結構234。然後執行步驟108，以在基底200中，形成第二溝渠222。然後執行步驟110，加深部分的第二溝渠222，以形成第三溝渠224。然後執行步驟112，以在第三溝渠224中，形成埋入式字元線240'。在一些實施例中，形成埋入式字元線240'的步驟112，還進一步包括以下步驟。 參照圖12，第一絕緣層242分別形成在第三溝渠224中。如上所述，第一絕緣層242的頂表面低於第三溝渠224的開口但高於埋入式數位線230的頂表面。接下來，在第三溝渠224中的第一絕緣層242上，形成複數個保護間隙子214。如圖12所示，保護間隙子214覆蓋第三溝渠224的部分側壁。在一些實施例中，保護間隙子214包括不同於第一絕緣層242和基底200的材料。 參照圖13，接下來，去除一部分的第一絕緣層242。結果，如圖13所示，經第三溝渠224的側壁，暴露出部分的基底200。 參照圖14，去除經第三溝渠224的側壁所暴露出部分的基底200，而因此形成複數個弧形凹部226在第三溝渠224中。 參照圖15，分別形成複數個介電層以覆蓋弧型凹部226的側壁。接下來，形成第二導電材料在弧型凹部226中。在形成第二導電材料之後，可實施一蝕刻製程以下凹該第二導電材料。於是，埋入式字元線240'分別形成在第三溝渠224中的弧型凹部226中的第一絕緣層242上。在一些實施例中，埋入式字元線240'的頂表面低於第三溝渠224的開口。此外，如圖15所示，埋入式字元線240'的底表面高於埋入式數位線230的頂表面。 參照圖16，形成複數個第二絕緣層244在埋入式字元線240'上。在一些實施例中，形成第二絕緣層以填入第三溝渠224和第二溝渠222。在一些實施例中，第一絕緣層242，介電層和第二絕緣層244一同用以作為複數個隔離結構248。在形成第二絕緣層244之後，可形成複數個第二摻雜區246在主動區202中的基底200中。此外，如圖16所示，形成第二摻雜區246在第一溝渠220和第三溝渠224之間的基底200中。在一些實施例中，第二摻雜區246的底表面處於與埋入式字元線240'的頂表面實質相同或更高的水平。 參照圖17，接下來，形成複數個電容器250在主動區202中的基底200上。此外，電容器250分別電性連接至第二摻雜區246。於是，構製出半導體記憶體結構20'。為了簡潔起見，僅討論半導體記憶體結構20和半導體記憶體結構20'之間的差異：如圖17所示，在一些實施例中，埋入式字元線240'各包括彎向第一溝渠220的一弧形表面。換句話說，隔離結構234設置在第一溝渠220中，埋入式字元線240'包括彎向隔離結構234的弧形表面。於是，在操作期間，將會形成較窄的通道區，因而閘極控制能力得以改善，且更容易達成全耗盡(full depletion)。此外，由於埋入式字元線240'包括弧形表面，所以通道寬度增加，因而增加汲極至源極的電流Ids。 本揭露提供一種半導體記憶體結構10的製備方法，其利用兩道蝕刻製程，將相鄰的埋入式數位線對230藉著隔離結構248彼此隔離。藉由所形成的埋入式字元線240所具有高於埋入式數位線230的頂表面的底表面，相鄰的埋入式字元線240對藉著埋入式數位線230上方的隔離結構234彼此隔離。因此，本揭露之技術可降低字元線至字元線及數位線至數位線的電容。再者，本揭露之半導體記憶體結構20包括複數條埋入式字元線240和複數條埋入式數位線230，其中該等字元線和該等數位線兩者皆埋入在基底中，為半導體記憶體結構提供了垂直結構，有助於增加元件密度。而且，該等埋入式字元線240和該等埋入式數位線230交替排列；因為相鄰的埋入式字元線240對藉著隔離結構234彼此隔離，所以通道區也藉著隔離結構234彼此隔離，因此減少了字元線干擾。 相對地，就比較DRAM記憶體結構而言，兩條字元線由於共享同一條數位線，也因此共享相同的通道區，所以總是遭受字元線干擾。 本揭露的一實施例提供一種半導體記憶體結構。該半導體記憶體結構包括一基底、複數個第一溝渠，設置在該基底中、複數個第二溝渠，設置在基底中且與該等第一溝渠間隔開、複數條埋入式數位線，設置在第一溝渠中，以及複數條埋入式字元線，設置在第二溝渠中。該等第一溝渠包括一第一深度，以及該等第二溝渠包括一第二深度。在一些實施例中，該等第二溝渠的該第二深度大於該等第一溝渠的該第一深度。在一些實施例中，該等埋入式字元線的頂表面低於該等埋入式數位線的底表面。 本揭露的另一實施例提供一種半導體記憶體結構的製備方法。該製備方法包括以下步驟：提供一基底，該基底包括複數個主動區，該等主動區係沿著一第一方向延伸；形成複數個第一溝渠在該基底中，其中該等第一溝渠包括一第一深度且沿著一第二方向延伸，該第二方向不同於該第一方向；形成複數條埋入式數位線在該等第一溝渠中；形成複數個第二溝渠在該基底中，其中該等第二溝渠包括一第二深度且沿著一第三方向延伸，該第三方向不同於該第一方向和該第二方向；加深部分的該等第二溝渠，以形成複數個第三溝渠在該基底中，其中該等第三個溝渠包括一第三深度；形成複數條埋入式字元線在該等第三溝渠中。 雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。 再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。
20‧‧‧半導體記憶體結構
102‧‧‧步驟
104‧‧‧步驟
106‧‧‧步驟
108‧‧‧步驟
110‧‧‧步驟
112‧‧‧步驟
200‧‧‧基底
202‧‧‧主動區
204‧‧‧隔離結構
210‧‧‧圖案化遮罩
212‧‧‧圖案化遮罩
214‧‧‧保護間隙子
220‧‧‧第一溝渠
222‧‧‧第二溝渠
224‧‧‧第三溝渠
226‧‧‧弧形凹部
230‧‧‧埋入式數位線
232‧‧‧第一摻雜區
234‧‧‧隔離結構
240‧‧‧埋入式字元線
240'‧‧‧埋入式字元線
242‧‧‧第一絕緣層
244‧‧‧第二絕緣層
246‧‧‧第二摻雜區
248‧‧‧隔離結構
250‧‧‧電容器
D1‧‧‧第一方向
D2‧‧‧第二方向
D3‧‧‧第三方向
參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。 圖1為根據本揭露之一些實施例，例示一種半導體記憶體結構之製備方法之流程圖。 圖2A、圖3A、圖4A、圖5A、圖6A、圖7A、圖8A、圖9A、圖10A和圖11A為根據本揭露之一些實施例，例示圖1之半導體記憶體結構之製備方法在不同製造階段之示意圖。 圖2B、圖3B、圖4B、圖5B、圖6B、圖7B、圖8B、圖9B、圖10B和圖11B分別為沿著圖2A、圖3A、圖4A、圖5A、圖6A、圖7A、圖8A、圖9A、圖10A和圖11A中之I-I'切線之剖面圖。 圖2C、圖3C、圖4C、圖5C、圖6C、圖7C、圖8C、圖9C和圖10C分別為沿著圖2A、圖3A、圖4A、圖5A、圖6A、圖7A、圖8A、圖9A和圖10A中之II-II'切線之剖面圖。 圖12、圖13、圖14、圖15、圖16和圖17為根據本揭露之一些實施例，例示該半導體記憶體結構之製備方法之不同製造階段之示意圖。 圖18為一種半導體記憶體結構之電路圖。

Claims (20)

  1. 一種半導體記憶體結構，包括： 一基底； 複數個第一溝渠，設置在該基底上，該等第一溝渠包括一第一深度； 複數個第二溝渠，設置在該基底上，且與該等第一溝渠間隔開，其中該等第二溝渠包括一第二深度，且該第二深度大於該第一深度； 複數條埋入式數位線，設置在該等第一溝渠中；以及 複數條埋入式字元線，設置在該等第二溝渠中； 其中該等埋入式字元線的頂表面低於該等埋入式數位線的底表面。
  2. 如請求項1所述之半導體記憶體結構，其中該等第一溝渠和該等第二溝渠交替排列。
  3. 如請求項1所述之半導體記憶體結構，還包括複數個第一隔離結構，分別設置在該等第一溝渠中的該等埋入式數位線上。
  4. 如請求項1所述之半導體記憶體結構，還包括複數個第二隔離結構，設置在該等第二溝渠中，其中該等埋入式字元線藉著該等第二隔離結構與該基底間隔開。
  5. 如請求項1所述之半導體記憶體結構，還包括複數個第一摻雜區，分別設置在該等第一溝渠下方的該基底中。
  6. 如請求項5所述之半導體記憶體結構，其中該等第一摻雜區各圍繞一埋入式數位線之一側壁和一底部。
  7. 如請求項1所述之半導體記憶體結構，還包括複數個第二摻雜區，設置在該等第一溝渠和該等第二溝渠之間的該基底中。
  8. 如請求項7所述之半導體記憶體結構，還包括複數個電容器，分別電性連接至該等第二摻雜區。
  9. 如請求項1所述之半導體記憶體結構，其中該等埋入式字元線各包括一弧面，彎向該等第一溝渠。
  10. 如請求項1所述之半導體記憶體結構，還包括複數個第三隔離結構，設置在該基底中，其中該等第三隔離結構包括一第三深度。
  11. 如請求項10所述之半導體記憶體結構，其中該等第一溝渠的該第一深度和該等第二溝渠的該第二深度小於該等第三隔離結構的該第三深度。
  12. 一種半導體記憶體結構的製備方法，包括： 提供一基底，該基底包括複數個沿著一第一方向延伸的主動區； 形成複數個第一溝渠在該基底中，其中該等第一溝渠包括一第一深度且沿著一第二方向延伸，該第二方向不同於該第一方向； 形成複數條埋入式數位線在該等第一溝渠中； 形成複數個第二溝渠在該基底中，其中該等第二溝渠包括一第二深度且沿著一第三方向延伸，該第三方向不同於該第一方向和該第二方向； 加深部分的該等第二溝渠，以形成複數個第三溝渠在該基底中，其中該等第三溝渠包括一第三深度；以及 形成複數條埋入式字元線在該等第三溝渠中。
  13. 如請求項12所述之半導體記憶體結構的製備方法，還包括形成複數個第一隔離結構，其中該等主動區藉著該等第一隔離結構彼此隔離且電性隔離。
  14. 如請求項13所述之半導體記憶體結構的製備方法，其中該等第一溝渠的該第一深度、該等第二溝渠的該第二深度以及該等第三溝渠的該第三深度小於該等第一隔離結構的深度。
  15. 如請求項12所述之半導體記憶體結構的製備方法，其中該等第三溝渠的該第三深度大於該等第一溝渠的該第一深度，以及該等第一溝渠的該第一深度大於該等第二溝渠的該第二深度。
  16. 如請求項12所述之半導體記憶體結構的製備方法，其中形成該等埋入式數位線還包括： 形成複數個第一摻雜區，分別在該第一溝渠下的該基底中； 形成該等埋入式數位線在該等第一溝渠中，其中該等埋入式數位線的頂表面低於該等第一溝渠的開口；以及 形成複數個第二隔離結構在該等埋入式數位線上，且填入該等第一溝渠。
  17. 如請求項12所述之半導體記憶體結構的製備方法，其中形成該等埋入式字元線還包括： 形成複數個第一隔離層，分別在該等第三溝渠中，其中該等第一隔離層的頂表面低於該等第三溝渠的開口，以及高於該等埋入式數位線的頂表面； 形成該等埋入式字元線在該等第三溝渠中的該等第一隔離層上，其中該等埋入式字元線的頂表面低於該等第三溝渠的開口；以及 形成複數個第二隔離層在該等埋入式字元線上，且填入該等第三溝渠。
  18. 如請求項17所述之半導體記憶體結構的製備方法，還包括： 形成複數個保護間隙子在該等第三溝渠中的該等第一隔離層上； 移除一部分的該等第一隔離層和一部分的基底，以形成複數個弧形凹部在該等第三溝渠中；以及 形成埋入式字元線在該等第一溝渠中的該等弧形凹部中。
  19. 如請求項12所述之半導體記憶體結構的製備方法，還包括形成複數個第二摻雜區在該等第一溝渠和該等第三溝渠之間的該主動區中。
  20. 如請求項19所述之半導體記憶體結構的製備方法，還包括形成複數個電容器，電性連接至該基底上的該等第二摻雜區。
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