KR100547227B1 - 신규한 디램 액세스 트랜지스터 - Google Patents
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Abstract
Description
구체적으로, 본 발명은 DRAM 액세스 트랜지스터와 같은, 리세스드(recessed) 게이트 구조를 가지는 메모리 장치의 제조 방법을 제공한다. 트랜지스터 홈들이 패터닝 되고 실리콘 니트라이드 층으로 에칭된 이후 반도체 기판 위에 고립(isolation)을 위한 필드 산화(field oxide) 영역들이 제일 먼저 형성된다. 그런 다음 트랜지스터 홈들과 인접한 상기 필드 산화 영역들은 리세스(recess) 되므로, 게이트 구조물의 형성을 위하여 뒤이어 증착되는 폴리실리콘은, 인접하고 또한 상승된 실리콘 니트라이드 구조물에 대응하여 제거될 수 있다.
본 발명에 따른 트랜지스터는 게이트 전극의 길이를 줄여서 디램의 집적 밀도를 증가시키면서도, 펀치-스루 현상과 같은 숏 채널 효과의 발생을 억제할 수 있다.
Claims (52)
- 반도체 기판 위에 절연층을 형성하는 단계;상기 반도체 기판에 제 1 세트의 트렌치들을 형성하고, 상기 절연층 내로 연장시키는 단계;고립 트렌치를 형성하기 위하여 상기 제 1 세트의 트렌치들을 절연물질로 채우는 단계;상기 반도체 기판에 상기 제 1 세트의 트렌치들과 수직한 방향으로 상기 절연층을 통하여 연장되는 제 2 세트의 트렌치들을 형성하는 단계;상기 제 2 세트의 트렌치들과 인접하는 리세스드 고립 트렌치들을 형성하기 위하여 상기 고립 트렌치들의 영역들을 식각하는 단계;상기 제 2 세트의 트렌치들 내에 게이트 산화막을 형성하는 단계;상기 게이트 산화막과 상기 리세스드 고립 트렌치들 위에 전도층을 형성하는 단계; 및전도 게이트를 형성하기 위하여 상기 리세스드 고립 트렌치에 대응하여 상기 전도층을 연마하는 단계를 포함하는 것을 특징으로 하는 반도체 장치용 게이트 구조물의 제조방법.
- 제 1 항에 있어서, 상기 전도층 위에 보호층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 제조방법.
- 제 1 항에 있어서, 상기 반도체 기판과 상기 절연층 사이에 산화층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 제조방법.
- 제 1 항에 있어서, 상기 제 1 세트의 트렌치들은 대략 1,000 내지 10,000 옹스트롬의 깊이로 식각되는 것을 특징으로 하는 제조방법.
- 제 1 항에 있어서, 상기 제 2 세트의 트렌치들은 대략 1,000 내지 10,000 옹스트롬의 깊이로 식각되는 것을 특징으로 하는 제조방법.
- 제 1 항에 있어서, 상기 제 2 세트의 트렌치들은 상기 반도체 기판을 통하여 대략 500 내지 5,000 옹스트롬의 깊이로 식각되는 것을 특징으로 하는 제조방법.
- 제 1 항에 있어서, 상기 고립 트렌치들의 영역들을 식각하는 것은 상기 절연 물질을 플라즈마 에칭하는 것을 포함하는 것을 특징으로 하는 제조방법.
- 제 7 항에 있어서, 상기 절연 물질은 대략 500 내지 3,000 옹스트롬으로 식각되는 것을 특징으로 하는 제조방법.
- 제 1 항에 있어서, 상기 전도층은 폴리실리콘으로 형성되는 것을 특징으로 하는 제조방법.
- 제 1 항에 있어서, 상기 전도층은 증착에 의하여 형성되는 것을 특징으로 하는 제조방법.
- 제 1 항에 있어서, 리세스드 전도 게이트를 형성하기 위하여 상기 전도 게이트를 식각하는 단계를 더 포함하는 것을 특징으로 하는 제조방법.
- 제 11 항에 있어서, 상기 전도 게이트는 대략 100 내지 300 옹스트롬으로 식 각되는 것을 특징으로 하는 제조방법.
- 제 12 항에 있어서, 상기 리세스드 전도 게이트 위에 유전층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 제조방법.
- 제 12 항에 있어서, 상기 리세스드 전도 게이트 위에 실리사이드 층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 제조방법.
- 제 1 항에 있어서, 상기 절연층은 실리콘 니트라이드와 실리콘 산화물로 이루어진 그룹에서 선택되는 재료로 형성되는 것을 특징으로 하는 제조방법.
- 제 1 항에 있어서, 상기 게이트 구조물들의 측벽에 절연 스페이서들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 제조방법.
- 제 1 항에 있어서, 상기 절연물질은 산화물질로 형성되는 것을 특징으로 하 는 제조방법.
- 실리콘 기판 위에 절연층을 제공하는 단계와, 트랜지스터를 형성하는 단계를 포함하는 메모리 셀의 제조방법으로서,상기 트랜지스터는, 상기 실리콘 기판 내에 형성되는 게이트 구조물과, 상기 게이트 구조물과 인접하여 배열되는 상기 실리콘 기판내의 소스/드레인 영역과, 상기 소스/드레인 영역 위에 형성되는 커패시터를 포함하고,상기 게이트 구조물을 형성하는 것은,상기 실리콘 기판에, 상기 절연층을 통하여 연장되며 절연물질로 채워진 하나 이상의 고립 트렌치를 형성하는 단계;상기 실리콘 기판에, 상기 고립 트렌치와 수직한 방향으로 상기 절연층을 통하여 연장되는 하나 이상의 트랜지스터 트렌치를 형성하는 단계;상기 트랜지스터 트렌치와 인접하는 하나 이상의 리세스드 고립 트렌치들을 형성하기 위하여 상기 고립 트렌치들의 영역들을 식각하는 단계;상기 트랜지스터 트렌치 내에 게이트 산화막을 형성하는 단계;상기 게이트 산화막 위에 전도층을 형성하고, 상기 리세스드 고립 트렌치 위로 연장시키는 단계;전도 게이트를 형성하기 위하여 상기 리세스드 고립 트렌치에 대응하여 상기 전도층을 연마하는 단계; 및상기 전도 게이트 위에 보호층을 형성하는 단계를 포함하는 것을 특징으로 하는 제조방법.
- 제 18 항에 있어서, 상기 고립 트렌치는 대략 1,000 내지 10,000 옹스트롬의 깊이로 식각되는 것을 특징으로 하는 제조방법.
- 제 18 항에 있어서, 상기 트랜지스터 트렌치는 대략 1,000 내지 10,000 옹스트롬의 깊이로 식각되는 것을 특징으로 하는 제조방법.
- 제 18 항에 있어서, 상기 트랜지스터 트렌치는 상기 실리콘 기판을 통하여 대략 500 내지 5,000 옹스트롬의 깊이로 식각되는 것을 특징으로 하는 제조방법.
- 제 18 항에 있어서, 상기 고립 트렌치들의 영역들을 식각하는 것은 상기 절연물질을 플라즈마 에칭하는 것을 포함하는 것을 특징으로 하는 제조방법.
- 제 22 항에 있어서, 상기 절연물질은 대략 500 내지 3,000 옹스트롬으로 식각되는 것을 특징으로 하는 제조방법.
- 제 18 항에 있어서, 상기 전도층은 폴리실리콘으로 형성되는 것을 특징으로 하는 제조방법.
- 제 18 항에 있어서, 상기 전도층은 증착에 의하여 형성되는 것을 특징으로 하는 제조방법.
- 제 18 항에 있어서, 리세스드 전도 게이트를 형성하기 위하여 상기 전도 게이트를 식각하는 단계를 더 포함하는 것을 특징으로 하는 제조방법.
- 제 26 항에 있어서, 상기 전도 게이트는 대략 100 내지 300 옹스트롬으로 식각되는 것을 특징으로 하는 제조방법.
- 제 26 항에 있어서, 상기 리세스드 전도 게이트 위에 유전층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 제조방법.
- 제 26 항에 있어서, 상기 리세스드 전도 게이트 위에 실리사이드 층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 제조방법.
- 제 18 항에 있어서, 상기 절연층은 실리콘 니트라이드와 실리콘 산화물로 이루어진 그룹에서 선택되는 재료로 형성되는 것을 특징으로 하는 제조방법.
- 제 18 항에 있어서, 상기 절연물질은 산화물질로 형성되는 것을 특징으로 하는 제조방법.
- 제 18 항에 있어서, 상기 게이트 구조물들의 측벽에 절연 스페이서들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 제조방법.
- 제 18 항에 있어서, 상기 메모리 셀은 DRAM 메모리 셀인 것을 특징으로 하는 제조방법.
- 제 18 항에 있어서, 상기 메모리 셀은 집적회로의 일부인 것을 특징으로 하는 제조방법.
- 제 18 항에 있어서, 상기 메모리 셀은 프로세서와 결합된 메모리 회로의 일부이며, 상기 프로세서와 상기 메모리 회로 중 적어도 하나는 상기 게이트 구조물을 구비하는 것을 특징으로 하는 제조방법.
- 반도체 기판 위의 절연층에, 절연물질을 포함하며 제 1 방향으로 연장되는 고립 영역들을 형성하는 단계;상기 반도체 기판에 상기 제 1 방향과 수직한 제 2 방향으로 한 세트의 트렌치들을 형성하고, 상기 절연층을 통하여 연장시키는 단계; 및상기 한 세트의 트렌치들과 인접하여 리세스드 고립 영역들을 형성하기 위하여 상기 고립 영역들을 리세스 하는 단계를 포함하는 것을 특징으로 하는 반도체 장치용 구조물의 제조방법.
- 제 36 항에 있어서,상기 한 세트의 트렌치들 내에 게이트 산화막을 형성하는 단계;상기 게이트 산화막과 상기 리세스드 고립 영역들 위에 전도층을 형성하는 단계;전도 게이트를 형성하기 위하여 상기 리세스드 고립 영역에 대응하여 상기 전도층을 연마하는 단계를 더 포함하는 것을 특징으로 하는 제조방법.
- 제 37 항에 있어서, 리세스드 전도 게이트를 형성하기 위하여 상기 전도 게이트를 식각하는 단계를 더 포함하는 것을 특징으로 하는 제조방법.
- 제 38 항에 있어서, 상기 전도 게이트는 대략 100 내지 300 옹스트롬으로 식각되는 것을 특징으로 하는 제조방법.
- 제 38 항에 있어서, 상기 리세스드 전도 게이트는 대략 1000 내지 2000 옹스트롬의 폭으로 형성되는 것을 특징으로 하는 제조방법.
- 제 38 항에 있어서, 상기 리세스드 전도 게이트 위에 실리사이드 층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 제조방법.
- 반도체 기판 위의 절연층에, 절열물질을 포함하며 제 1 방향으로 연장되는 고립 영역용의 얕은 트렌치를 형성하는 단계;상기 반도체 기판에 상기 제 1 방향과 수직한 제 2 방향으로 복수의 트렌치들을 형성하고, 상기 절연층을 통하여 연장시키는 단계;상기 복수의 트렌치들과 인접하여 고립 영역용 리세스드 얕은 트렌치들을 형성하기 위하여 상기 고립 영역용 얕은 트렌치들을 리세스 하는 단계;상기 복수의 트렌치 내에 게이트 산화막을 형성하는 단계;상기 게이트 산화막과 상기 고립 영역용 리세스드 얕은 트렌치들 위에 전도층을 형성하는 단계;전도 게이트를 형성하기 위하여 상기 고립 영역용 리세스드 얕은 트렌치들에 대응하여 상기 전도층을 연마하는 단계; 및리세스드 전도 게이트를 형성하기 위하여 상기 전도 게이트를 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 장치용 게이트 구조물의 제조방법.
- 제 42 항에 있어서, 상기 리세스드 전도 게이트는 대략 1000 내지 2000 옹스트롬의 폭으로 형성되는 것을 특징으로 하는 제조방법.
- 대략 1000 내지 2000 옹스트롬의 폭을 가지는 리세스드 게이트 구조물로서,대략 30 내지 100 옹스트롬의 두께를 가지는 산화층과, 상기 산화층 위에 적층되는 폴리실리콘 층과, 상기 산화층 위에 적층되는 유전층과, 상기 리세스드 게이트 구조물의 적어도 측벽의 일부분 상에 위치하며, 상기 산화층의 적어도 수직의 일부분과 접촉하는 스페이서를 포함하는 것을 특징으로 하는 리세스드 게이트 구조물.
- 기판 위에 형성되며, 산화층과, 상기 산화층 위에 적층되는 폴리실리콘 층과, 상기 산화층 위에 적층되는 유전층을 구비하는 하나 이상의 리세스드 게이트 구조물; 및상기 기판의 표면 상에 완전하게 위치하는 컨테이너 커패시터를 포함하며,상기 리세스드 게이트 구조물은 상기 기판의 표면 상에 완전하게 위치하는 적어도 한 부분을 구비하고, 상기 기판의 표면 위에 완전하게 위치하는 상기 부분은 상기 부분의 측벽 상에 스페이서들을 구비하되,상기 스페이서는 니트라이드 물질을 포함하는 것을 특징으로 하는 디램 셀.
- 제 45 항에 있어서, 상기 게이트 구조물은 대략 1000 내지 2000 옹스트롬의 폭을 가지는 것을 특징으로 하는 디램 셀.
- 제 45 항에 있어서, 상기 산화층은 대략 30 내지 100 옹스트롬의 두께를 가지는 것을 특징으로 하는 디램 셀.
- 삭제
- 기판 위에 형성되며, 산화층과, 상기 산화층 위에 적층되는 폴리실리콘 층과, 상기 산화층 위에 적층되는 유전층을 구비하는 하나 이상의 리세스드 게이트 구조물;상기 리세스드 게이트 구조물의 양측에 배치되는 소스 및 드레인 영역들; 및상기 기판의 표면 위에 완전하게 위치하는 컨테이너 커패시터를 포함하되,상기 리세스드 게이트 구조물은 상기 기판의 표면 상에 완전하게 위치하는 적어도 한 부분을 구비하고, 상기 기판의 표면 위에 완전하게 위치하는 상기 부분은 상기 부분의 측벽 상에 스페이서들을 구비하고,상기 소스 및 드레인 영역들은 상기 기판의 표면 위에 완전하게 위치하는 상기 부분으로부터 적어도 상기 스페이서들의 두께만큼 이격되는 것을 특징으로 하는 디램 셀.
- 제 45 항에 있어서, 상기 게이트 구조물은 상기 폴리실리콘 층 위에 형성된 실리사이드 층을 더 구비하는 것을 특징으로 하는 디램 셀.
- 제 45 항에 있어서,상기 리세스드 게이트 구조물 위로 연장된 비트 라인(bit line)을 더 포함하며,상기 비트 라인은 상기 기판의 표면 위에 완전하게 위치하는 것을 특징으로 하는 디램 셀.
- 대략 1000 내지 2000 옹스트롬의 폭을 가지고 기판 위에 형성되며, 산화층과, 상기 산화층 위에 적층되는 폴리실리콘 층과, 상기 산화층 위에 적층되는 유전층을 구비하는 하나 이상의 리세스드 게이트 구조물;상기 리세스드 게이트 구조물의 양측과 상기 기판 표면 아래에 배치되는 소스 및 드레인 영역들;상기 기판의 표면 위에 완전하게 위치하는 컨테이너 커패시터; 및상기 기판의 표면 위에 완전하게 위치하며, 상기 리세스드 게이트 구조물과 연결된 하나 이상의 비트 라인을 포함하며,상기 리세스드 게이트 구조물은, 상기 기판의 표면 위에 완전하게 위치하는 적어도 한 부분과, 상기 기판의 표면 아래에 위치하는 적어도 한 부분을 구비하며, 상기 기판의 표면 위에 완전하게 위치하는 부분은 그의 측벽에 스페이서들을 구비하고,상기 소스 및 드레인 영역들은 상기 리세스드 게이트 구조물로부터 적어도 상기 스페이서들의 두께 만큼 이격되는 것을 특징으로 하는 디램 셀.
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