KR100721245B1 - 트랜지스터 소자 및 형성 방법 - Google Patents

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Abstract

본 발명에 따르면, 반도체 기판 상에 제1 절연막 및 제2 절연막의 패턴을 형성하고, 반도체 기판을 선택적으로 식각하여 리세스(recess) 홈을 형성하고, 게이트 절연막 및 게이트 전도체를 증착한 후, 평탄화하여 게이트를 형성하고, 제2 절연막 패턴을 제거한 후, 스페이서를 형성한다. 소스/드레인 영역을 형성한 후, 게이트의 상측 측벽 부위를 노출하고 소스/드레인 영역 상을 노출한 후, 샐리사이드막을 형성하는 트랜지스터 소자 제조 방법 및 이에 따른 소자를 제시한다.
트랜지스터, SCE, 소자 축소

Description

트랜지스터 소자 및 형성 방법{Device of transistor and fabricating method therefor}
도 1 내지 도 7은 본 발명의 실시예에 따른 트랜지스터 소자 및 형성 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
본 발명은 반도체 소자에 관한 것으로, 특히, 단채널 효과(SCE :Short Channel Effect)를 극복할 수 있는 트랜지스터 형성 방법에 관한 것이다.
종래의 반도체 소자의 트랜지스터를 형성할 때, 게이트(gate)가 실리콘(Si) 기판에 비해 높이 솟아 있는 형태의 구조를 갖고 있다. 이에 따라, 소자 축소(scale down) 시에 게이트 길이를 설정(define)하는데 있어 여러 문제점이 발생하고 있다. 또한, LDD(Lightly Doped Drain) 이온 주입(implant) 및 소스/드레인(source/drain) 이온 주입을 형성할 때, 각각의 마스크(mask) 단계가 필요하다. 이에 따라, 소자 제작에 상당히 비용(cost)을 증가시키는 요소로 작용하고 있다.
이에 따라, 새로운 게이트 구조의 트랜지스터 소자를 형성하는 기술의 개발이 요구되고 있다.
본 발명이 이루고자 하는 기술적 과제는, 반도체 소자의 효과적인 축소를 구현할 수 있는 트랜지스터 소자 및 형성 방법을 제시하는 데 있다.
상기의 기술적 과제를 위한 본 발명의 일 실시예는, 반도체 기판 상에 제1 절연막 및 제2 절연막의 패턴을 형성하는 단계; 상기 제1 및 제2 절연막 패턴에 노출된 상기 반도체 기판을 선택적으로 식각하여 리세스(recess) 홈을 형성하는 단계; 상기 제1 및 제2 절연막 패턴 상에 게이트 절연막 및 게이트 전도체를 증착하는 단계; 상기 게이트 절연막 및 게이트 전도체를 평탄화하여 상기 게이트 절연막 상의 게이트를 형성하는 단계; 상기 제2 절연막 패턴을 제거하는 단계; 상기 게이트 절연막 측벽 상에 스페이서를 형성하는 단계; 상기 스페이서에 인근하는 상기 반도체 기판에 이온주입을 수행하여 소스/드레인 영역을 형성하는 단계; 상기 제1 절연막 패턴 및 상기 게이트 절연막을 습식 식각하여 상기 게이트의 상측 측벽 부위를 노출하고 상기 소스/드레인 영역 상을 노출하는 단계; 및 상기 노출된 상기 게이트 표면 및 상기 소스/드레인 영역 상에 샐리사이드막을 형성하는 단계를 포함하는 트랜지스터 소자 제조 방법을 제시한다.
상기 평탄화는 상기 제2 절연막 패턴을 연마 종료층으로 이용하여 상기 게이트 전도체를 화학기계적연마(CMP)하는 단계를 포함할 수 있다.
상기 소스/드레인 영역은 한 번의 마스크를 이용한 상기 이온 주입으로 LDD 및 소스/드레인 이온 주입 프로파일을 가지게 형성될 수 있다.
상기 게이트 전도체는 폴리 실리콘을 포함하여 형성되고, 상기 게이트 절연막은 질화물계 산화물, 하프늄계 산화물, 탄탈륨계 산화물 및 티타늄계 산화물로 이루어지는 일군에서 선택된 어느 하나를 포함하여 형성될 수 있다.
상기의 기술적 과제를 위한 본 발명의 다른 실시예는, 리세스 홈을 가지는 반도체 기판; 상기 리세스 홈을 채우며 상기 반도체 기판 상으로 돌출된 게이트; 상기 게이트의 계면 및 측면을 덮는 게이트 절연막; 상기 게이트 절연막 측벽 상에 형성된 스페이서; 상기 스페이서에 인근하는 상기 반도체 기판에 형성된 소스/드레인 영역; 및 상기 게이트 및 상기 소스/드레인 영역 상에 형성된 샐리사이드막을 포함하는 트랜지스터 소자를 제시한다.
본 발명에 따르면, 반도체 소자의 효과적인 축소를 구현할 수 있는 트랜지스터 소자 및 형성 방법을 제시할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 1 내지 도 7은 본 발명의 실시예에 따른 트랜지스터 소자 및 형성 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 1을 참조하면, 반도체 기판(1) 상에 제1 절연막(3) 및 제2 절연막(5)을 증착한 다음, 제1 마스크(100)를 형성한다. 이때, 제1 마스크(100)는 제1 절연막(3) 및 제2 절연막(5)을 식각하기 위한 감광막으로 형성될 수 있다. 제1 절연막(3)은 바람직하게 실리콘 산화물로 증착될 수 있고, 제2 절연막(5)으로 바람직하게 실리콘 질화물을 이용할 수 있다.
도 2를 참조하면, 제1 마스크(100)를 이용하여 제1 및 제2 절연막(3, 5)을 선택적으로 식각하여 제1 및 제2 절연막 패턴(3', 5')을 포함하는 식각 마스크(6)를 형성한다. 이후에, 식각 마스크(6)에 노출된 반도체 기판(1)을 건식 식각하여 리세스(recess) 홈(2)을 형성한다. 이때, 리세스 홈(2)은 대략 500 내지 2000Å 정도 깊이로 형성될 수 있다.
도 3을 참조하면, 게이트 절연막(7) 및 게이트 전도체를 증착한 다음 화학기계적연마(CMP) 방법을 이용하여 게이트(9)와 게이트 절연막(7)을 형성한다. 게이트 전도체 및 게이트(9)는 폴리 실리콘을 포함하여 형성되고, 게이트 절연막은 질화물계 산화물, 하프늄계 산화물, 탄탈륨계 산화물 또는 티타늄계 산화물로 형성될 수 있다.
여기서, CMP 방법으로 게이트(9)와 게이트 절연막(7)을 패터닝할 때에 제2 절연막 패턴(5')은 CMP 종료층(stop Layer)으로 이용된다. 이때, 게이트(9)의 리세스 홈(2)에 채워지는 부분의 두께는 대략 500 내지 2000Å 정도일 수 있다.
도 4를 참조하면, 습식 식각 방법을 이용하여 제2 절연막 패턴(5')을 완전히 제거한다. 이때, 습식 식각은 인산 용액을 이용하는 식각 과정으로 수행된다.
도 5를 참조하면, 게이트 절연막(7)의 측벽에 스페이서(11)를 위한 막을 증착한 후 전면 식각 방법을 이용하여, 스페이서(11)를 형성한다. 다음에 이온 주입으로 LDD 및 소스/드레인 영역(13')을 형성한다. 여기서, LDD 및 소스/드레인 영역(13')은 한번의 이온 주입을 수행하여 LDD 및 소스/드레인 프로파일(profile)을 형성하는 특징을 갖는다. 여기서, 소스/드레인 영역(13')은 어닐링(anneal)을 한 후의 LDD 이온 주입 프로파일과 소스/드레인 프로파일을 보여주고 있다.
도 6을 참조하면, 습식 식각 방법을 이용하여 게이트 절연막 패턴(7)과 제1 절연막의 제2 패턴(3")을 형성한다. 이때, 제1 절연막의 제2 패턴(3")은 스페이서(11) 내로 리세스된 형상을 가지며, 또한, 게이트 절연막 패턴(7) 또한 리세스된 부분을 가져 게이트(9)의 상측면이 노출되게 한다.
도 7을 참조하면, 게이트(9) 및 소스/드레인 영역(13) 상에 샐리사이드(Salicide) 과정을 수행하여 샐리사이드막(15)을 형성한다.
상술한 본 발명에 따르면, 본 발명은 반도체 소자의 트랜지스터의 제작 방법에 대한 것으로써, 새로운 스킴(scheme)의 트랜지스터를 제안하여 추후 소자 축소(scale down)에 대비하기 위한 것이다. 또한, 기판 표면(surface) 기준으로 볼 때 동일한 토폴로지(topology)에서 게이트 저항을 낮추는 것이 가능 할 뿐만 아니라, 기존의 공정과 비교하여 이온 주입 소스(implant source)의 측면 확산(lateral diffusion)을 쉽게 제어하여 SCE(Short Channel Effect)를 조절하는 것이 용이하다. 또한, 소자 축소 시에 요구되고 있는 얕은 이온 주입(shallow implantation)과 관련된 문제점을 고려하지 않아도 된다는 장점을 갖고 있다.
이상, 본 발명을 구체적인 실시예들을 통하여 설명하였지만, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 본 발명은 여러 형태로 변형될 수 있다.

Claims (5)

  1. 반도체 기판 상에 제1 절연막 및 제2 절연막의 패턴을 형성하는 단계;
    상기 제1 및 제2 절연막 패턴에 노출된 상기 반도체 기판을 선택적으로 식각하여 리세스(recess) 홈을 형성하는 단계;
    상기 제1 및 제2 절연막 패턴 상에 게이트 절연막 및 게이트 전도체를 증착하는 단계;
    상기 게이트 절연막 및 게이트 전도체를 평탄화하여 상기 리세스 홈의 내부에 게이트 절연막 및 게이트를 형성하는 단계;
    상기 제2 절연막 패턴을 제거하는 단계;
    상기 게이트 절연막 측벽 상에 스페이서를 형성하는 단계;
    상기 스페이서에 인근하는 상기 반도체 기판에 이온주입을 수행하여 소스/드레인 영역을 형성하는 단계;
    상기 제1 절연막 패턴 및 상기 게이트 절연막을 일부 습식 식각하여 상기 게이트의 상측 측벽 부위를 노출하고 상기 소스/드레인 영역 상을 노출하는 단계; 및
    상기 노출된 상기 게이트 표면 및 상기 소스/드레인 영역 상에 샐리사이드막을 형성하는 단계를 포함하는 것을 특징으로 하는 트랜지스터 소자 제조 방법.
  2. 제 1항에 있어서,
    상기 평탄화는 상기 제2 절연막 패턴을 연마 종료층으로 이용하여 상기 게이 트 전도체를 화학기계적연마(CMP)하는 단계를 포함하는 것을 특징으로 하는 트랜지스터 소자 제조 방법.
  3. 제 1항에 있어서,
    상기 소스/드레인 영역은 한 번의 마스크를 이용한 상기 이온 주입으로 LDD 및 소스/드레인 이온 주입 프로파일을 가지게 형성되는 것을 특징으로 하는 트랜지스터 소자 제조 방법.
  4. 제 1항에 있어서,
    상기 게이트 전도체는 폴리 실리콘을 포함하여 형성되고, 상기 게이트 절연막은 질화물계 산화물, 하프늄계 산화물, 탄탈륨계 산화물 및 티타늄계 산화물로 이루어지는 일군에서 선택된 어느 하나를 포함하여 형성되는 것을 특징으로 하는 트랜지스터 제조 방법.
  5. 리세스 홈을 가지는 반도체 기판;
    상기 리세스 홈을 채우며, 상기 반도체 기판 상으로 돌출된 게이트;
    상기 게이트의 계면 및 측면을 덮는 게이트 절연막;
    상기 게이트 절연막 측벽 상에 형성된 스페이서;
    상기 스페이서에 인근하는 상기 반도체 기판에 형성된 소스/드레인 영역; 및
    상기 게이트, 상기 게이트 절연막 및 상기 소스/드레인 영역 상에 형성된 샐리사이드막을 포함하는 것을 특징으로 하는 트랜지스터 소자.
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