KR100824532B1 - 반도체 소자 및 그의 제조방법 - Google Patents

반도체 소자 및 그의 제조방법 Download PDF

Info

Publication number
KR100824532B1
KR100824532B1 KR1020060125293A KR20060125293A KR100824532B1 KR 100824532 B1 KR100824532 B1 KR 100824532B1 KR 1020060125293 A KR1020060125293 A KR 1020060125293A KR 20060125293 A KR20060125293 A KR 20060125293A KR 100824532 B1 KR100824532 B1 KR 100824532B1
Authority
KR
South Korea
Prior art keywords
region
gate electrode
layer
spacer
insulating film
Prior art date
Application number
KR1020060125293A
Other languages
English (en)
Inventor
박진하
Original Assignee
동부일렉트로닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부일렉트로닉스 주식회사 filed Critical 동부일렉트로닉스 주식회사
Priority to KR1020060125293A priority Critical patent/KR100824532B1/ko
Priority to US11/849,687 priority patent/US7629254B2/en
Application granted granted Critical
Publication of KR100824532B1 publication Critical patent/KR100824532B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H01L29/66507—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide providing different silicide thicknesses on the gate and on source or drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 발명은 반도체 소자 및 그 제조방법에 관한 것으로서, 더욱 상세하게는 소자분리 절연막이 형성된 반도체 기판 상에 게이트 절연막, 게이트 전극 및 LDD 영역을 형성하는 단계; 상기 게이트 전극 위로 2중 절연막 구조의 스페이서를 형성하는 단계: 상기 스페이서를 마스크로 하여 소스/드레인 영역을 형성하는 단계; 상기 스페이서의 내측에 위치한 절연막을 식각하여 상기 절연막과 접하는 게이트 전극의 측면과 LDD 영역의 상부를 노출시키는 단계; 상기 게이트 전극 및 소스/드레인 영역에 샐리사이드층을 형성하는 단계; 상기 스페이서를 제거하는 단계; 상기 샐리사이드층 상으로 층간 절연막을 형성하는 단계; 상기 층간 절연막을 식각하여 상기 샐리사이드층과 접속하는 콘택을 형성하는 단계를 포함한다.
반도체 소자, 스페이서, 콘택마진

Description

반도체 소자 및 그의 제조방법{Semiconductor Device and Method Fabricating of the same}
도 1은 종래의 반도체 소자를 도시한 단면도이다.
도 2 및 도 11는 본 발명에 따른 반도체 소자의 제조방법을 나타내는 단면도이다.
*도면의 주요부분에 대한 부호의 설명*
10: 반도체 기판 11: 소자분리 절연막
20: 게이트 산화막 21: 게이트 전극
30: LDD 영역 40: 스페이서
50: 산화막층 51: 산화막
52: 산화막 패턴 60: 질화막층
61: 질화막 패턴 70: 소스/드레인 영역
80: 샐리사이드층 81: 샐리사이드층
90: 층간 절연막 100: 콘택
L1,L2: 손실영역
본 발명은 반도체 소자 및 그의 제조방법에 관한 것으로서, 더욱 상세하게는 스페이서가 제거되어 반도체 소자의 집적도를 높일 수 있는 반도체 소자 및 그의 제조방법에 관한 것이다.
반도체 소자가 고집적화 되어감에 따라, 반도체 장치를 구성하는 패턴의 선폭 및 상기 패턴들의 간격이 현저하게 좁아지고 있다. 패턴의 선폭, 즉 디자인 룰(design rule)이 감소됨에 따라 트랜지스터의 채널 길이도 줄어들게 된다.
도 1은 종래의 일반적인 반도체 소자를 도시한 것으로 반도체 소자의 동작속도를 증가시키면서 작게 만들기 위한 방법으로 게이트의 길이(Gate length)인 A영역을 줄이는 방법이 있다. 이러한 게이트의 길이 감소는 캐리어의 이동거리인 채널 거리를 줄이게 되어 결국 반도체 소자의 속도 및 반도체 소자의 집적도가 향상된다.
또한, 반도체 소자의 집적도를 향상시키는 방법으로 게이트와 콘택 사이의 길이(Gate to Contect space)인 B 영역을 줄이는 방법이 있다. 디자인 룰에 따라 130nm 소자에서는 최소 콘택영역의 크기가 110nm이고, 90nm 이하의 소자에서는 최소 콘택영역의 크기를 60nm 이상 유지해야 한다.
현재, 90nm 반도체 소자에서 컨택의 디자인 룰은 0.12㎛로 최소한의 컨택이 액티브 영역에 형성되는 영역인 D 영역은 크기가 최소한 0.12㎛ 이상이어야 한다.
특히, 상기 스페이서와 오버랩되는 부분을 고려하여 상기 액티브 영역은 최소 0.18㎛ 이상의 영역을 확보해야 한다. 즉 게이트 측벽에서 STI 까지는 스페이서 의 넓이인 E 영역의 크기와 콘택 영역 D를 고려하면, 최소 0.24㎛의 영역인 F 영역이 확보되어야 한다.
상기와 같이 게이트와 콘택 영역에 영향을 주게 되는 요소인 스페이서는 HCI(Hot carrier effect)등의 단채널 효과(Short channel effect) 등을 방지하기 위해서 사용되며, 저항을 감소시키기 위해 소스/드레인인 C 영역을 형성하기 위한 목적으로 사용된다. 즉, 스페이서는 소스/드레인 영역을 형성할 때 불순물 주입시 마스크 역할을 하게 된다.
그런데 게이트에 스페이서의 형성 시 스페이서의 하부 영역이 커질 경우 콘택이 형성될 때 상기 콘택이 스페이서 상에 형성될 수도 있으며 이러한 경우 트랜지스터의 특성이 변하는 문제가 있다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위한 것으로, 본 발명은 산화막-질화막의 이중구조를 갖는 스페이서에 의해 소스/드레인 영역을 형성하고, 또한 상기 산화막의 일부를 식각한 후 게이트 전극 및 소스/드레인 영역에 샐리사이드층을 형성한 다음, 상기 스페이서를 제거함으로써 콘택영역을 확보하여 소자의 집적도를 향상시킬 수 반도체 소자 및 그의 제조방법을 제공하는 데 있다.
본 발명의 반도체 소자의 제조방법은 소자분리 절연막이 형성된 반도체 기판 상에 게이트 절연막, 게이트 전극 및 LDD 영역을 형성하는 단계; 상기 게이트 전극 위로 2중 절연막 구조의 스페이서를 형성하는 단계: 상기 스페이서를 마스크로 하 여 소스/드레인 영역을 형성하는 단계; 상기 스페이서의 내측에 위치한 절연막을 식각하여 상기 절연막과 접하는 게이트 전극의 측면과 LDD 영역의 상부를 노출시키는 단계; 상기 게이트 전극 및 소스/드레인 영역에 샐리사이드층을 형성하는 단계; 상기 스페이서를 제거하는 단계; 상기 샐리사이드층 상으로 층간 절연막을 형성하는 단계; 상기 층간 절연막을 식각하여 상기 샐리사이드층과 접속하는 콘택을 형성하는 단계를 포함한다.
본 발명의 반도체 소자는, 소자분리 절연막이 형성된 반도체 기판; 상기 반도체 기판에 적층된 게이트 절연막 및 게이트 전극; 상기 반도체 기판의 하부에 형성된 LDD 영역 및 상기 LDD 영역에 접하도록 형성된 소스/드레인 영역; 상기 게이트 전극 상에 형성된 제1 샐리사이드층; 상기 LDD 영역 및 소스/드레인 영역에 걸쳐서 형성된 제2 샐리사이드층; 상기 제1 및 제2 샐리사이드층 위로 형성된 층간 절연막; 상기 제2 샐리사이드층과 접속하도록 상기 층간 절연막에 형성된 콘택을 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하도록 한다.
어떤 층이나 다른 층 또는 반도체 기판의 '상' 또는 '위'에 있다라고 기재되는 경우에 상기 어떤 층은 다른 층 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 층이 개재되어 질 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제 크기를 전적으로 반영하는 것 이 아니다.
도 11은 본 발명의 반도체 소자를 나타낸 단면도로서, 소자분리 절연막(11)이 형성된 반도체 기판(10)에는 게이트 산화막(20)과 게이트 전극(21)이 순차적으로 적층되어 있다. 그리고, 상기 게이트 산화막(20) 및 게이트 전극(21)의 양측의 반도체 기판(10)에는 LDD 영역(30)이 형성되어 있으며, 상기 LDD 영역(30)의 외측으로는 상기 LDD 영역(30)과 접속하는 소스/드레인 영역(70)이 형성되어 있다. 그리고, 상기 게이트 전극(21) 상부에는 제1 샐리사이드층(80)이 두꺼운 구조로 형성되어 있고, 상기 소스/드레인 영역(70)과 상기 LDD(30) 일부 영역의 상부에는 제2 샐리사이드층(81)이 형성되어 있다. 그리고, 상기 제1 및 제2 샐리사이드층(80,81) 상부로는 층간 절연막(90)이 형성되어 있으며, 상기 층간 절연막(90)에는 배선을 위한 콘택(100)이 상기 제2 샐리사이드층(81)에 접속하도록 형성되어 있다.
이와 같이 형성된 반도체 소자는 게이트 전극(21)의 측면으로 스페이서가 없는 구조이며, 상기 제2 샐리사이드층(81)이 소스/드레인 영역(70)과 LDD(30) 일부 영역에 걸쳐 형성된 넓은 구조로 형성되어 콘택(100) 형성을 위한 콘택영역이 충분히 확보되어, 콘택(100) 형성이 용이하며 콘택(100)과 게이트 전극(21) 사이가 좁아 소자의 집적도를 높일 수 있다.
도 2 내지 도 11은 본 발명의 실시예에 따른 반도체 소자의 제조방법을 나타내는 도면들이다.
도 2에 도시된 바와 같이, 반도체 기판(10)에는 활성 영역을 한정하는 소자 분리 절연막(11)을 형성하며, 상기 소자분리 절연막(11)은 STI(Shallow Tranch Isolation) 영역일 수 있다.
상기 반도체 기판(10)은 주로 단결정의 실리콘 기판이며, P형 불순물 또는 N형 불순물이 도핑된 기판일 수 있다.
상기 반도체 기판(10) 상에 트랜지스터 형성 공정을 사용하여, 산화막 및 폴리 실리콘을 적층하고 식각공정을 통해 게이트 산화막(20) 및 게이트 전극(21)을 순차적으로 형성한다.
이때, 게이트 전극(21)은 폴리 실리콘, 금속 또는 폴리 실리콘과 금속의 적층막일 수 있는데, 고집적 동작을 위해서는 폴리 실리콘에서 금속게이트로의 전환이 필요하다.
그 다음, 상기 게이트 전극(21)을 마스크로 이용한 저농도 도펀트의 이온주입(N형 또는 P형 불순물)을 이용하여 반도체 기판(10)에 LDD(Lightly Doped Drain) 영역(30)을 형성한다.
그 다음, 도 3에 도시된 바와 같이 상기 반도체 기판(10) 상에 절연막으로서 산화막층(50)을 약 200Å의 두께로 형성한다.
그 다음, 도 4에 도시된 바와 같이 상기 산화막층(50) 위로 절연막으로서 질화막층(60)을 400Å의 두께로 형성한다.
그 다음, 도 5에 도시된 바와 같이 상기 질화막층(60)과 산화막층(50)을 전면식각하면 질화막(61)과 산화막(51)이 형성되어 상기 게이트 전극(21)의 양측벽에 접하는 스페이서(40)가 형성되고, 상기 스페이서(40)는 산화막(51)과 질화막(61)의 이중구조로 형성되어 진다.
그 다음, 도 6에 도시된 바와 같이, 상기 게이트 전극(21) 및 상기 스페이서(40)를 이온주입 마스크로 이용한 고농도 도펀트의 이온주입(N형 또는 P형 불순물)을 이용하여 상기 LDD 영역(30)에 접속되는 소스/드레인 영역(70)을 형성한 후, 상기 소스/드레인 영역(70)에 주입된 도펀트의 활성화를 위한 열처리를 진행한다.
그 다음, 도 7에 도시된 바와 같이, 이후 공정인 샐리사이드 공정을 위하여 샐리사이드가 형성되는 영역의 전처리 세정공정(pre clean)을 실시하여 산화막(50)을 제거한다.
그 다음, 도 8에 도시된 바와 같이, 습식식각(wet etching) 방법을 이용하여 상기 산화막(51)의 외측 영역을 1차 습식식각 공정을 진행하면 상기 게이트 전극(21)과 접하는 산화막(51) 부분이 내측으로 오목하게 파인형태의 손실영역(L1)이 발생되고 상기 LDD 영역(30)과 접하는 산화막(51) 부분도 내측으로 오목하게 파인형태의 손실영역(L2)이 발생되어 산화막 패턴(52)이 형성된다. 이때, 상기 산화막 패턴(52)의 손실영역(L1, L2)으로 인하여 상기 게이트 전극(21)의 측면은 상기 손실영역(L1, L2)에 대응되도록 노출부분이 넓어짐으로 상기 게이트 전극(21)에 샐리사이드층(80) 형성시 게이트 전극(21)을 이루는 폴리실리콘 영역은 감소되고 게이트 영역의 샐리사이드층(80)은 두꺼워지게 된다.
그 다음, 도 9에 도시된 바와 같이, 상기 게이트 전극(21) 및 소스/드레인 영역(70) 상에 코발트 또는 니켈 등의 금속층을 증착하여 액티브 영역 위에 금속배선시 전기적 저항을 감소시키기 위한 제1 및 제2 샐리사이드층(80,81)이 형성된다. 이때, 상기 게이트 전극(21)에 형성되는 것을 제1 샐리사이드층(80)이라 하고, 소스/드레인 영역에 형성되는 것을 제2 샐리사이드층(81)이라고 하며, 상기 제1 및 제2 샐리사이드층(80,81)은 1차 및 2차 열처리 공정에 의해 진행된다.
여기서, 상기 1차 습식식각 공정에 의해 형성된 산화막 패턴(51)의 손실영역(L1)에 의하여 상기 게이트 전극(21)의 측면이 소정의 깊이로 노출된 상태이므로 게이트 전극(21) 부분에 형성되는 제1 샐리사이드층(80)은 두껍게 형성되고, 또한 상기 산화막 패턴(51)의 손실영역(L2)에 의하여 LDD 영역(30)이 소정부분 노출된 상태이므로 제2 샐리사이드층(80)은 소스/드레인 영역(70)에서 LDD 영역(30)의 일부분에 걸쳐 넓은 영역으로 형성된다.
그 다음, 도 10에 도시된 바와 같이, 2차 습식식각 공정을 진행하여 상기 소스/드레인 영역(70)의 형성시 이온주입 마스크 역할을 했던 스페이서(40)을 이루는 산화막 패턴(52)과 질화막(61)을 모두 제거한다.
그 다음, 도 11에 도시된 바와 같이, 상기와 같이 소스/드레인 영역 및 게이트 전극(21) 위에 제1 및 제2 샐리사이드층(80,81)이 형성된 반도체 기판(10) 위로 층간 절연막(90)을 형성한다. 상기 층간 절연막(90)은 PSG(Phosphorus Silicate Glass), BPSG(Boro-Phosphorus Silicate Glass) 및 PE-TEOS 중 어느 하나를 사용하여 PMD(Pre Metal Dielectric) 또는 ILD(Inter Layer Dielectric)를 증착 및 평탄화하여 형성한다.
그 다음, 배선을 위하여 상기 층간 절연막(90)에 포토레지스트막을 도포하고 사진 식각 공정을 이용하여 콘택홀을 형성한 후 텅스텐(W)과 같은 금속을 매립하여 콘택(100)을 형성한다. 여기서, 1차 습식식각 공정을 통해 게이트 영역과 소스/드 레인 영역(70)에 제2 샐리사이드층(81)이 형성되고 상기 2차 습식식각 공정으로 상기 스페이서(40)가 제거되었기 때문에, 상기 소스/드레인 영역(70)에 형성된 제2 샐리사이드층(81)의 넓은 영역에 의해 콘택(100) 형성은 다른 부분에 접촉없이 용이하게 이루어지며, 상기 콘택(100)과 게이트 전극(21)의 사이는 좁게 형성되어 소자의 집적도는 증가되어 진다.
이상과 같이 본 발명에 따른 반도체 소자의 제조방법을 예시한 도면을 참조로 하여 설명하였으나, 본 명세서에 개시된 실시예와 도면에 의해 본 발명이 한정되는 것은 아니며, 본 발명의 기술사항 범위 내에서 당업자에 의해 다양한 변형이 이루어질 수 있음은 물론이다.
이상에서 설명한 바와 같이, 본 발명의 반도체 소자의 제조방법은, 고농도 불순물 영역을 형성하기 위해 이온주입 마스크 역할을 하는 스페이서에 의해 소스/드레인 영역을 형성한 후 식각공정을 통해 상기 스페이서를 제거함으로써, 콘택 형성시 콘택 영역을 확보할 수 있고 이로 인해 콘택과 게이트의 거리가 좁아져 반도체 소자의 집적도를 향상시킬 수 있는 효과가 있다.
또한, 상기 스페이서는 산화막과 질화막의 이중구조로 이루어져 있으며, 1차 식각공정을 통해 형성된 산화막 패턴에 의해 샐리사이드층 형성시 샐리사이드층이 두꺼운 구조를 가지게 되어 반도체 소자의 특성향상을 기대할 수 있다.

Claims (8)

  1. 소자분리 절연막이 형성된 반도체 기판 상에 게이트 절연막, 게이트 전극 및 LDD 영역을 형성하는 단계;
    상기 게이트 전극 위로 2중 절연막 구조의 스페이서를 형성하는 단계:
    상기 스페이서를 마스크로 하여 소스/드레인 영역을 형성하는 단계;
    상기 스페이서의 내측에 위치한 절연막을 식각하여 상기 절연막과 접하는 게이트 전극의 측면과 LDD 영역의 상부를 노출시키는 단계;
    상기 게이트 전극 및 소스/드레인 영역에 샐리사이드층을 형성하는 단계;
    상기 스페이서를 제거하는 단계;
    상기 샐리사이드층 상으로 층간 절연막을 형성하는 단계;
    상기 층간 절연막을 식각하여 상기 샐리사이드층과 접속하는 콘택을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  2. 제1항에 있어서,
    상기 스페이서는 산화막-질화막 구조로 적층된 것을 포함하는 반도체 소자의 제조방법.
  3. 제2항에 있어서,
    상기 스페이서의 내측에 위치한 산화막의 외측영역이 습식식각되어 상기 산 화막과 접하는 게이트 전극의 측면의 상부영역과 상기 LDD 영역의 상부 외측영역이 노출되는 것을 포함하는 반도체 소자의 제조방법.
  4. 제1항 또는 제3항에 있어서,
    상기 게이트 전극의 상부에 형성된 제1 샐리사이드층은 상기 산화막의 식각에 의해 노출된 상기 게이트 전극의 측면 상부영역까지 형성된 것을 포함하는 반도체 소자의 제조방법.
  5. 제1항 또는 제3항에 있어서,
    상기 소스/드레인 영역에 형성된 제2 샐리사이드층은 상기 산화막의 식각에 의해 노출된 상기 LDD 영역의 상부 외측영역까지 형성된 것을 포함하는 반도체 소자의 제조방법.
  6. 제2항에 있어서,
    상기 산화막은 200Å으로 형성되고, 상기 질화막은 400Å 으로 형성된 것을 포함하는 반도체 소자의 제조방법.
  7. 제1항에 있어서,
    상기 스페이서는 습식식각 방법에 의해 제거되는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 소자분리 절연막이 형성된 반도체 기판;
    상기 반도체 기판에 적층된 게이트 절연막 및 게이트 전극;
    상기 게이트 전극 양측의 반도체 기판 하부의 얕은 영역에 형성된 LDD 영역;
    상기 LDD 영역에 접하도록 상기 반도체 기판에 형성된 소스/드레인 영역;
    상기 게이트 전극 상에 형성된 제1 샐리사이드층;
    상기 LDD 영역 및 소스/드레인 영역에 걸쳐서 형성된 제2 샐리사이드층;
    상기 제1 및 제2 샐리사이드층을 포함하는 반도체 기판 상에 형성된 층간 절연막; 및
    상기 제2 샐리사이드층과 접속하도록 상기 층간 절연막에 형성된 콘택을 포함하는 반도체 소자.
KR1020060125293A 2006-12-11 2006-12-11 반도체 소자 및 그의 제조방법 KR100824532B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020060125293A KR100824532B1 (ko) 2006-12-11 2006-12-11 반도체 소자 및 그의 제조방법
US11/849,687 US7629254B2 (en) 2006-12-11 2007-09-04 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060125293A KR100824532B1 (ko) 2006-12-11 2006-12-11 반도체 소자 및 그의 제조방법

Publications (1)

Publication Number Publication Date
KR100824532B1 true KR100824532B1 (ko) 2008-04-22

Family

ID=39496968

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060125293A KR100824532B1 (ko) 2006-12-11 2006-12-11 반도체 소자 및 그의 제조방법

Country Status (2)

Country Link
US (1) US7629254B2 (ko)
KR (1) KR100824532B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140084367A1 (en) * 2012-09-27 2014-03-27 Silicon Storage Technology, Inc. Extended Source-Drain MOS Transistors And Method Of Formation

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980057077A (ko) * 1996-12-30 1998-09-25 김영환 반도체 장치의 트랜지스터 제조방법
KR100233557B1 (ko) * 1996-06-29 1999-12-01 김영환 아날로그용 반도체 소자의 폴리레지스터 및 그의 제조방법
JP2001094100A (ja) 1999-09-22 2001-04-06 Toshiba Corp 半導体装置の製造方法
KR20020007848A (ko) * 2000-07-19 2002-01-29 박종섭 반도체 소자 및 그의 제조 방법
KR20050071786A (ko) * 2004-01-02 2005-07-08 삼성전자주식회사 반도체 소자의 엘리베이티드 샐리사이드 제조 방법
KR20060008043A (ko) * 2004-07-23 2006-01-26 매그나칩 반도체 유한회사 반도체 소자의 제조방법

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02262371A (ja) * 1989-04-03 1990-10-25 Toshiba Corp 半導体装置及びその製造方法
US6013569A (en) * 1997-07-07 2000-01-11 United Microelectronics Corp. One step salicide process without bridging
KR100393216B1 (ko) * 2001-02-19 2003-07-31 삼성전자주식회사 엘디디 구조를 갖는 모오스 트랜지스터의 제조방법
KR100476887B1 (ko) * 2002-03-28 2005-03-17 삼성전자주식회사 소오스 및 드레인 영역의 실리사이드층이 확장된 모스트랜지스터 및 그 제조방법
DE10230696B4 (de) * 2002-07-08 2005-09-22 Infineon Technologies Ag Verfahren zur Herstellung eines Kurzkanal-Feldeffekttransistors
US6987062B2 (en) * 2003-10-29 2006-01-17 Sanyo Electric Co., Ltd. Manufacturing method of semiconductor device
KR100721245B1 (ko) * 2005-12-29 2007-05-22 동부일렉트로닉스 주식회사 트랜지스터 소자 및 형성 방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100233557B1 (ko) * 1996-06-29 1999-12-01 김영환 아날로그용 반도체 소자의 폴리레지스터 및 그의 제조방법
KR19980057077A (ko) * 1996-12-30 1998-09-25 김영환 반도체 장치의 트랜지스터 제조방법
JP2001094100A (ja) 1999-09-22 2001-04-06 Toshiba Corp 半導体装置の製造方法
KR20020007848A (ko) * 2000-07-19 2002-01-29 박종섭 반도체 소자 및 그의 제조 방법
KR20050071786A (ko) * 2004-01-02 2005-07-08 삼성전자주식회사 반도체 소자의 엘리베이티드 샐리사이드 제조 방법
KR20060008043A (ko) * 2004-07-23 2006-01-26 매그나칩 반도체 유한회사 반도체 소자의 제조방법

Also Published As

Publication number Publication date
US7629254B2 (en) 2009-12-08
US20080135950A1 (en) 2008-06-12

Similar Documents

Publication Publication Date Title
JP4086926B2 (ja) 半導体装置及びその製造方法
JP4446949B2 (ja) エレベイテッドサリサイドソース／ドレイン領域の形成方法
KR101815527B1 (ko) 반도체 소자 및 그 제조 방법
US7652331B2 (en) Semiconductor device and method for fabricating the same
KR100352909B1 (ko) 반도체소자의 자기정렬 콘택 구조체 형성방법 및 그에의해 형성된 자기정렬 콘택 구조체
KR100545863B1 (ko) 핀 구조물을 갖는 반도체 장치 및 이를 제조하는 방법
KR20060050398A (ko) Ｄｕａｌ-ＳＴＩ(Ｓｈａｌｌｏｗ ＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ)의 반도체 장치 및 그 제조 방법
US20080079071A1 (en) Semiconductor device for preventing reciprocal influence between neighboring gates and method for manufacturing the same
KR20090096996A (ko) 반도체 소자 및 그 제조 방법
US8530975B2 (en) Semiconductor device with gate edge protrusion
KR100414735B1 (ko) 반도체소자 및 그 형성 방법
US7649218B2 (en) Lateral MOS transistor and method for manufacturing thereof
TWI550869B (zh) Semiconductor element structure and manufacturing method thereof
KR100695868B1 (ko) 소자 분리막과 그 제조 방법, 이를 갖는 반도체 장치 및 그제조 방법
KR100824532B1 (ko) 반도체 소자 및 그의 제조방법
KR100780618B1 (ko) 반도체 소자의 제조 방법
KR100982959B1 (ko) 반도체 소자의 제조 방법
CN112289861B (zh) 半导体结构及其制造方法
KR100713927B1 (ko) 반도체 소자의 제조방법
KR100698068B1 (ko) 핀 구조 전계 트랜지스터 및 이의 제조방법
KR100939429B1 (ko) 반도체 소자 및 이의 제조 방법
US20070114581A1 (en) Transistor of semiconductor device and method for manufacturing the same
KR100649017B1 (ko) 반도체 소자 및 이의 제조방법
KR100485172B1 (ko) 반도체 소자 및 이의 제조 방법
KR100266028B1 (ko) 반도체장치 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120319

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee