KR20060050398A - Ｄｕａｌ-ＳＴＩ(Ｓｈａｌｌｏｗ ＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ)의 반도체 장치 및 그 제조 방법 - Google Patents

Ｄｕａｌ-ＳＴＩ(Ｓｈａｌｌｏｗ ＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ)의 반도체 장치 및 그 제조 방법 Download PDF

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다케히코 나카하라
야스스케 스즈키
쥰 스미노
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Abstract

반도체 장치는 메모리 셀 영역과 주변 회로 영역을 갖는 반도체 장치로서, 실리콘 기판(1)과, 실리콘 기판(1)의 표면에 형성된 실리콘 산화막(6)으로 이루어지는 소자 분리(6a, 6b)를 구비하고 있다. 메모리 셀 영역에서의 소자 분리(6a)의 깊이 d1은 주변 회로 영역에서의 소자 분리(6b)의 깊이 d2보다도 얕고, 메모리 셀 영역에서의 소자 분리(6a)의 분리 높이 h1과, 주변 회로 영역에서의 소자 분리(6b)의 분리 높이 h2가 거의 동일하다. 이에 따라, 반도체 장치의 신뢰성을 향상시킬 수 있다.

Description

Ｄｕａｌ-ＳＴＩ(Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ)의 반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE HAVING DUAL-STI(SHALLOW TRENCH ISOLATION) AND MANUFACTURING METHOD THEREOF}
도 1은 본 발명의 실시예 1에 있어서의 반도체 장치의 구조를 나타내는 단면도,
도 2~도 8은 본 발명의 실시예 1에서의 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도,
도 9~도 11은 실리콘 질화막 상에 실리콘 산화막을 형성하지 않는 경우의 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도,
도 12는 메모리 셀 영역의 소자 분리(isolation structure)의 단부에 폴리실리콘이 남은 상태를 나타내는 사시도,
도 13은 본 발명의 실시예 2에 있어서의 반도체 장치의 구조를 나타내는 단면도,
도 14는 본 발명의 실시예 2에 있어서의 반도체 장치의 제조 공정을 나타내는 단면도,
도 15는 본 발명의 실시예 3에 있어서의 플래시 메모리의 메모리 셀 영역과 주변 회로 영역의 경계 부근의 구성을 나타내는 평면도,
도 16은 도 15의 ⅩⅥ-ⅩⅥ선에 따른 단면도,
도 17은 도 15의 ⅩⅦ-ⅩⅦ선에 따른 단면도,
도 18은 도 15의 ⅩⅧ-ⅩⅧ선에 따른 단면도,
도 19는 도 15의 ⅩⅨ-ⅩⅨ선에 따른 단면도,
도 20은 도 15의 ⅩⅩ-ⅩⅩ선에 따른 단면도,
도 21은 도 15의 ⅩⅩⅠ-ⅩⅩⅠ선에 따른 단면도,
도 22~도 28은 본 발명의 실시예 3에 있어서의 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도,
도 29는 실리콘 질화막 상에 실리콘 산화막을 형성하지 않은 경우의 반도체 장치의 단면도,
도 30은 실리콘 질화막 상에 실리콘 산화막을 형성하지 않은 경우의 반도체 장치의 사시도,
도 31은 실리콘 질화막 상에 실리콘 산화막을 형성하지 않은 경우의 반도체 장치에 실리사이드층을 형성한 상태의 확대 단면도,
도 32는 본 발명의 실시예 3에 있어서의 반도체 장치에 실리사이드층을 형성한 상태의 확대 단면도.
도면의 주요 부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 기초 산화막
3 : 폴리실리콘막 4 : 실리콘 질화막
5 : 실리콘 산화막 6 : 실리콘 산화막
6a, 6b : 소자 분리 7 : 게이트 절연막
8 : 게이트 전극 9 : 층간 절연막
9a~9g : 트랜지스터 d1, d2 : 소자 분리의 깊이
h1, h2 : 소자 분리의 분리 높이
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 특정적으로는, Dual-STI(Shallow Trench Isolation)의 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 소자의 미세화나 고속화를 도모하는 함에 있어서, 소자 분리(isolation structure)의 간격을 좁히는 것이 필요하게 되어 있다. 종래, 소자 분리 영역을 형성하는 방법으로서는, LOCOS(local oxidation of silicon)법이 일반적이지만, 이러한 미세화의 요구에는 충분히 대응할 수 없다. 그래서, 이 LOCOS법에 대신하는 방법으로서, 최근, STI가 이용되고 있다.
종래의 STI의 제조 방법에서는, 처음에, 실리콘 기판 등의 반도체 기판 상에 실리콘 산화막, 폴리실리콘, 및 실리콘 질화막을 적층한다. 다음에, 포토리소그래 픽법에 의해 소자 분리하는 영역을 개구한 레지스트를 형성하고, 이것을 마스크로 하여 실리콘 산화막, 폴리실리콘, 실리콘 질화막, 및 반도체 기판을 이방성 에칭해서 홈(트렌치; trench)을 형성한다. 다음에, 레지스트를 제거한 후, HDP(High density plasma)-CVD(Chemical Vapor Deposition) 등에 의해 실리콘 산화막을 전면(全面)에 퇴적하고, 실리콘 질화막을 스토퍼로 하여 CMP(Chemical Mechanical Polishing)에 의해 여분의 실리콘 산화막을 제고하여, 트렌치에 실리콘 산화막을 매설한 STI를 형성하고 있었다.
여기서, 예를 들면 DRAM(Dynamic Random Access Memory) 등의 반도체 장치에서는, 메모리 셀 영역과 주변 회로 영역에서 분리 내압이 상이하다. 즉, 메모리 셀 영역에서는 주변 회로 영역에 비해서 인가되는 전압이 작기 때문에, 메모리 셀 영역의 STI에 요구되는 분리 내압은 낮다. 이 때문에, 메모리 셀 영역의 STI의 깊이를 주변 회로 영역의 STI의 깊이보다도 얕게 함으로써, 메모리 셀 영역의 점유 면적이 저감되어 있다. 이와 같이, 형성하는 영역에 의해서 STI의 깊이가 상이한 구조를 Dual-STI라고 부르고 있다.
종래, Dual-STI는 통상 이하와 같이 하여 형성되어 있었다. 처음에, 종래의 STI의 제조 방법에 의해 메모리 셀 영역 및 주변 회로 영역에 얕은 홈부를 형성한다. 다음에, 메모리 셀 영역을 레지스트로 덮고, 이 레지스트와 실리콘 질화막을 마스크로 하여 반도체 기판을 이방성 에칭해서, 주변 회로 영역의 얕은 홈부 내에 깊은 홈부를 형성한다. 다음에, 레지스트를 제거한 후, 실리콘 산화막을 전면(全面)에 퇴적하고, 실리콘 질화막을 스토퍼로 하여 CMP에 의해 여분의 실리콘 산화막 을 제거해서, 얕은 홈부 및 깊은 홈부의 각각에 실리콘 산화막을 매설한 Dual-STI를 형성하고 있었다. 또, Dual-STI를 형성한 후, 실리콘 기판 상에 형성된 실리콘 산화막, 폴리실리콘, 및 실리콘 질화막은 제거된다.
또, 일본 특허 공개 평성 제 5-121537 호 공보에는 콜렉터 분리 영역에 얕은 홈부를 형성하고, 소자 분리 영역에 깊은 홈부를 형성하는 기술이 개시되어 있다. 특허 문헌 1에서는, 콜렉터 분리 영역에서의 폭이 소자 분리 영역에서의 폭보다도 좁은 마스크 패턴을 형성하고, 폭이 좁은 부분에서는 에칭의 진행이 느린 것을 이용하여 반도체 기판을 에칭하고 있다.
또한, 일본 특허 공개 제 2001-44273 호 공보에는, TEOS(Tetra Ethyl Ortho Silicate)막을 이용한 STI의 형성 방법이 개시되어 있다. 특허 문헌 2에서는, 패드 산화막, 실리콘 질화막, 및 TEOS막을 실리콘 기판 상에 적층하고, TEOS막 상에 형성한 레지스트를 마스크로 해서 패드 산화막, 실리콘 질화막, 및 TEOS막을 에칭하고, 레지스트를 제거한 후, TEOS막을 마스크로 하여 실리콘 기판을 에칭함으로써, 트렌치가 형성되고 있다.
또한, Stephen N, Keeney "A 130㎚ Generation High Density EtoxTM Flash Memory Technology", page 11. [online];<URL: ftp://download.intel.com/research/silicon/0.13micronflash_pres.pdf>에는, Dual-STI를 이용한 플래시 메모리의 예가 게재되어 있다.
상술한 바와 같이, 종래의 Dual-STI의 형성 방법에서는, 메모리 셀 영역을 레지스트로 덮고, 이 레지스트와 실리콘 질화막을 마스크로 하여 반도체 기판을 이방성 에칭해서, 주변 회로 영역에 깊은 홈부를 형성하고 있다. 깊은 홈부를 형성할 때, 메모리 셀 영역에 형성된 실리콘 질화막은 레지스트로 덮이어지지만, 주변 회로 영역에 형성된 실리콘 질화막은 에칭 시의 마스크로 되기 때문에, 레지스트로 덮이어지지 않는다. 이 때문에, 주변 회로 영역에 형성된 실리콘 질화막의 일부가 이방성 에칭에 의해 식각되어, 주변 회로 영역의 실리콘 질화막의 막 두께가 메모리 셀 영역의 실리콘 질화막의 막 두께보다도 작아진다.
주변 회로 영역의 실리콘 질화막의 막 두께가 메모리 셀 영역의 실리콘 질화막의 막 두께보다도 작아짐에 따라, 반도체 장치의 신뢰성이 저하된다고 하는 문제가 있었다. 이에 대하여 이하에 설명한다.
주변 회로 영역의 실리콘 질화막의 막 두께가 메모리 셀 영역의 실리콘 질화막의 막 두께보다도 작으면, 실리콘 질화막 상의 여분의 실리콘 산화막을 CMP에 의해 제거할 때, 특히 메모리 셀 영역과 주변 회로 영역의 경계의 단차 부분에 여분의 실리콘 산화막이 남는다. 그 후, 실리콘 기판 상에 형성된 실리콘 질화막 등을 제거할 때에, 남았던 실리콘 산화막이 마스크로 되어, 실리콘 산화막의 하층의 실리콘 질화막이나 폴리실리콘막 등을 제거할 수 없게 된다. 그 결과, 이물 발생이나, 쇼트나, 형상 불량 등의 소자 불량이 발생하여, 반도체 장치의 신뢰성이 저하된다고 하는 문제가 있었다.
또한, STI의 분리 높이는 CMP 시에 스토퍼막으로 되는 실리콘 질화막에 의해서 규정되기 때문에, 주변 회로 영역의 STl의 분리 높이가 메모리 셀 영역의 STI의 분리 높이보다도 낮아져 버린다. 주변 회로 영역의 STI의 분리 높이가 메모리 셀 영역의 STI의 분리 높이보다도 작으면, 그 후, 트랜지스터 등의 소자를 형성하기 위해서 전극으로 되는 도전막을 형성할 때에, STI 단차 상의 피(被)에칭막의 두께가 상이한 것으로 된다. 따라서, 이 막을 패터닝할 때에는, STI 단차부에 도전막이 남거나, 하층의 막도 제거하거나 할 우려가 있다. 그 결과, 반도체 장치의 신뢰성이 저하된다고 하는 문제가 있었다.
여기서, 일본 특허 공개 평성 제 5-121537 호 공보에 개시된 기술에서는, 홈의 폭에 따라 일의적으로 깊이가 결정되기 때문에, 깊은 홈부와 얕은 홈부의 분리적인 제작에 레이아웃적 제한을 받는다고 하는 문제가 있다. 또한, 분리 높이에 대해서는 접촉되고 있지 않기 때문에, 상기 문제를 해결하는 것은 불가능하다.
또한, 일본 특허 공개 제 2001-44273 호 공부에 개시된 기술은, 서로 깊이가 다른 깊은 홈부와 얕은 홈부를 형성하는 Dual-STI의 제조를 상정하고 있지 않아, 상기 문제를 해결하는 것은 불가능하다.
또, Stphen N, Keeney "A 130㎚ Generation High Density EtoxTM Flash Memory Technology", page 11.[online];<URL: ftp://download.intel.com/research/silicon/0.13micronflash_pres.pdf>에 개시된 기술은, 얕은 홈부보다 깊은 홈부의 소자 분리 높이가 낮게 되어 있어, 상기 문제 를 해결하는 것은 불가능하다. 또한, 메모리 셀 영역과 주변 회로 영역의 경계의 단차 부분에 여분의 실리콘 산화막이 남아 있다고 하는 문제를 해결하는 수단에 대해서, 어떠한 개시도 하고 있지 않다.
본 발명의 목적은, 신뢰성을 향상할 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것이다.
본 발명의 반도체 장치는, 제 1 영역과 제 2 영역을 갖는 반도체 장치로서, 실리콘 기판과, 실리콘 기판의 표면에 형성된 실리콘 절연막으로 이루어지는 소자 분리를 구비하고 있다. 제 1 영역에서의 소자 분리의 깊이는, 제 2 영역에서의 소자 분리의 깊이보다도 얕고, 제 1 영역에서의 소자 분리의 분리 높이와, 제 2 영역에서의 소자 분리의 분리 높이가 거의 동일하다.
본 발명의 반도체 장치의 제조 방법은, 제 1 영역과 제 2 영역을 갖는 반도체 장치의 제조 방법으로서, 실리콘 기판 상에 제 1 실리콘 절연막을 형성하는 공정과, 제 1 및 제 2 영역에서의 제 1 실리콘 절연막 및 실리콘 기판에 제 1 홈을 형성하는 공정과, 제 1 영역에 형성된 제 1 홈 내 및 제 1 영역에서의 제 1 실리콘 절연막 상에 마스크층을 형성하는 공정과, 마스크층 및 제 1 실리콘 절연막을 마스크로 하여 실리콘 기판을 에칭함으로써, 제 2 영역에서의 제 1 홈 내에 제 2 홈을 형성하는 공정과, 마스크층을 제거하는 공정과, 제 1 및 상기 제 2 홈을 매립하도록, 제 1 실리콘 절연막 상에 제 2 실리콘 절연막을 형성하는 공정과, 실리콘 기판 상의 제 1 및 제 2 실리콘 절연막을 제거하여, 제 1 및 제 2 홈 내에 소자 분리를 형성하는 공정을 구비하고 있다.
또, 본 명세서 중에서 「소자 분리의 분리 높이」란, 실리콘 기판의 표면으로부터 소자 분리의 가장 높은 위치까지의 소자 분리의 높이를 의미하고 있다. 또, 통상 게이트 전극 등의 도전막이 소자 분리 상에 형성되면, 그 위치에서는 후 공정의 처리에서 소자 분리의 높이는 감소하지 않는 경우가 많다. 또한, 「소자 분리의 깊이」란, 실리콘 기판의 표면으로부터 소자 분리의 가장 깊은 위치까지의 소자 분리의 깊이를 의미하고 있다.
본 발명의 전술한 목적 및 다른 목적, 특징, 관점 및 장점은 첨부한 도면을 참조하여 이하의 본 발명의 상세한 설명으로부터 더욱 명확해질 것이다.
이하, 본 발명의 실시예에 대해서 도면에 근거하여 설명한다.
(실시예 1)
도 1에 도시하는 바와 같이, 본 실시예의 반도체 장치는, 제 1 영역으로서의 메모리 셀 영역과, 제 2 영역으로서의 주변 회로 영역을 갖고 있다. 본 실시예의 반도체 장치는, 실리콘 기판(1)과, 실리콘 기판(1)의 표면에 형성된 복수의 소자 분리(6a, 6b)를 구비하고 있다. 메모리 셀 영역에서의 실리콘 기판(1)의 표면에는 복수의 소자 분리(6a)가 형성되어 있고, 주변 회로 영역에서의 실리콘 기판(1)의 표면에는 복수의 소자 분리(6b)가 형성되어 있다. 소자 분리(6a, 6b)는 실리콘 산 화막으로 이루어져 있다. 소자 분리(6a)의 깊이 d1은 소자 분리(6b)의 깊이 d2보다도 얕다. 즉, 본 실시예의 반도체 장치는 Dua1-STI의 구조를 갖고 있다. 본 실시예의 반도체 장치에서는, 소자 분리(6a)의 분리 높이 h1과 소자 분리(6b)의 분리 높이 h2가 거의 동일하다. 또한, 평면적으로 본 경우에, 소자 분리(6a)의 홈 폭은 소자 분리(6b)의 홈 폭보다도 작다.
실리콘 기판(1) 상에는, 게이트 절연막(7)을 사이에 두고, 예를 들면 트랜지스터(9a~9g)의 게이트 전극(8)이 형성되어 있다. 트랜지스터(9a~9g)의 각각은 복수의 소자 분리(6a, 6b)의 각각에 의해서 서로 전기적으로 절연되어 있다. 도시하지 않은 트랜지스터(9a~9g)의 소스 영역 및 드레인 영역의 각각은 트랜지스터(9a~9g)의 각각의 게이트 전극(8)을 사이에 두고 양측의 실리콘 기판(1)의 표면에 형성되어 있다. 이와 같이, 예를 들면 트랜지스터(9a~9g)와 같은 반도체 소자가 복수의 소자 분리(6a, 6b)의 각각에 의해서 분리되고 있다. 또, 게이트 전극(8)을 덮도록 층간 절연막(9)이 형성되어 있다. 또한, 메모리 셀 영역과 주변 회로 영역의 경계는 활성 영역 상에 있고, 더미 패턴으로서 평면적으로 메모리 셀 영역을 둘러싸도록 형성되어 있다.
계속해서, 본 실시예에 있어서의 반도체 장치의 제조 방법에 대해서 도 2~도 8을 이용하여 설명한다.
먼저, 도 2에 도시하는 바와 같이, 실리콘 기판(1) 상에, 예를 들면 열 산화에 의해 실리콘 산화막으로 이루어지는 기초 산화막(underlying oxide film)(2)을 5~30㎚ 정도의 두께로 형성한다. 그리고, 기초 산화막(2) 상에, 예를 들면 CVD에 의해 폴리실리콘막(3)을 100~300㎚ 정도의 두께로 형성한다. 계속해서, 폴리실리콘막(3) 상에, 예를 들면 CVD에 의해 실리콘 질화막(4)을 형성한다. 또한, 실리콘 질화막(4) 상에, 예를 들면 TEOS로 이루어지는 실리콘 산화막(5)(제 1 실리콘 산화막)을 형성한다.
또, 본 실시예에서는, 폴리실리콘막(3)을 형성하는 경우에 대하여 나타내었지만, 폴리실리콘막(3) 대신에 비정질(amorphous) 실리콘막을 형성하여도 되고, 폴리실리콘막(3)을 형성하지 않아도 된다. 또한, 본 실시예에 있어서는, 실리콘 산화막(5)이 TEOS로 이루어지는 경우에 대하여 나타내었지만, CMP의 연마 레이트가 후술하는 홈에 매립되는 실리콘 산화막 등의 분리 절연막에 가까우면 TEOS 이외의 실리콘 절연막이어도 무방하다.
다음에, 도 3에 도시하는 바와 같이, 실리콘 산화막(5) 상에 소정의 형상을 갖는 레지스트(20a)를 형성한다. 그리고, 레지스트(20a)를 마스크로 하여, 실리콘 산화막(5), 실리콘 질화막(4), 폴리실리콘막(3), 및 기초 산화막(2)을 이방성 에칭하고, 또한, 실리콘 기판(1)을 깊이 d1까지 이방성 에칭한다. 깊이 d1은 예를 들면 100~500㎚ 정도이다. 이에 따라, 실리콘 기판(1)의 표면에 복수의 홈(15a, 15b)(제 1 홈)이 형성된다. 메모리 셀 영역에서의 실리콘 기판(1)의 표면에는 복수의 홈(15a)이 형성되고, 주변 회로 영역에서의 실리콘 기판(1)의 표면에 복수의 홈(15b)이 형성된다. 또한, 실리콘 산화막(5), 실리콘 질화막(4), 폴리실리콘막(3), 및 기초 산화막(2)에는, 홈(15a, 15b)의 각각의 벽(壁)부와 연속하는 측벽부(17a, 17b)의 각각이 형성된다. 그 후, 레지스트(20a)는 제거된다.
다음에, 도 4에 도시하는 바와 같이, 메모리 셀 영역에 형성된 홈(15a) 내 및 메모리 셀 영역에서의 실리콘 산화막(5) 상에 레지스트(20b)를 형성한다. 그리고, 레지스트(20b) 및 실리콘 산화막(5)을 마스크로 하여, 실리콘 기판(1)을 이방성 에칭한다. 이에 따라, 주변 회로 영역에서의 홈(15b) 내에 깊이 d2의 홈(15c)이 형성된다. 실리콘 기판(1)을 이방성 에칭할 때에는, 실리콘 기판(1)을 에칭하는 데 최적의 조건으로 실행되지만, 마스크로 되는 실리콘 산화막(5)도 다소 에칭된다. 그 결과, 주변 회로 영역에서의 실리콘 산화막(5b)이 두께 t2는 메모리 셀 영역에서의 실리콘 산화막(5a)의 두께 t1보다도 얇아진다. 그 후, 레지스트(20b)는 제거된다.
다음에, 도 5에 도시하는 바와 같이, 홈(15a, 15c)의 각각의 내벽을 산화하여, 홈(15a, 15c)을 매립하도록 실리콘 산화막(5a, 5b) 상에 HDP 등의 플라즈마 CVD에 의해 제 2 실리콘 산화막(6)을 형성한다. 여기서, 홈(15a, 15c)의 내벽을 산화할 때에 폴리실리콘막(3)이 가로 방향으로부터 산화되기 때문에, 소자 분리의 버즈 비크(bird's beak)를 연장시킬 수 있어, 소자 분리의 특성을 향상할 수 있다.
또, 본 실시예에 있어서는, 분리 절연막으로서 HDP에 의한 제 2 실리콘 산화막(6)을 형성하는 경우에 대하여 나타내었지만, HDP에 의한 실리콘 산화막 대신에 NSG(Non·doped Silicate Glass) 등의 도포법에 의한 실리콘 산화막을 형성하여도 된다. 요지는 실리콘 산화막을 형성하면 된다.
다음에, 도 6에 도시하는 바와 같이, 실리콘 질화막(4) 상의 실리콘 산화막(5) 및 여분의 제 2 실리콘 산화막(6)을 CMP에 의헤 저거한다. 이에 따라, 홈(15a, 15c) 내의 각각에 소자 분리(6a, 6b)의 각각이 형성된다. 메모리 셀 영역에는 복수의 소자 분리(6a)의 각각이 형성되고, 주변 회로 영역에는 복수의 소자 분리(6b)의 각각이 형성된다.
여기서, 실리콘 산화막(5a, 5b)의 연마 속도와, 제 2 실리콘 산화막(6)의 연마 속도는 거의 동등하기 때문에, 실리콘 산화막(5b)의 두께 t2가 메모리 셀 영역에서의 실리콘 산화막(5a)의 두께 t1보다도 얇더라도, 메모리 셀 형성 영역에서의 연마 속도와 주변 회로 영역에서의 연마 속도는 거의 동일하게 된다. 또한, 실리콘 산화막(5a, 5b) 및 제 2 실리콘 산화막(6)의 연마 속도에 비해서, 실리콘 질화막의 연마 속도는 300분의 1 정도이기 때문에, 실리콘 질화막(4)이 CMP의 에칭 스토퍼막으로 된다. 이에 의해, 실리콘 질화막(4) 상의 실리콘 산화막(5a, 5b) 및 여분의 제 2 실리콘 산화막(6)을 완전히 제거할 수 있다. 또한, 실리콘 질화막(4)의 표면에 노출된 소자 분리(6a, 6b)의 표면은 모두 거의 동일한 높이로 되어, 실리콘 질화막(4)의 표면과 동일한 높이로 된다. 즉, 소자 분리(6a, 6b)의 각각의 상면(上面)과, 실리콘 질화막(4)의 상면은 거의 동일 평면으로 된다.
다음에, 도 7에 도시하는 바와 같이, 소자 분리(6a, 6b)의 각각의 표면을 예를 들면 불산에 의해 습식 에칭하여, 소자 분리(6a, 6b)의 각각을 소정의 분리 높 이 h1, h2로 한다. 여기서, 전(前) 공정에서 소자 분리(6a, 6b)의 표면은 모두 거의 동일한 높이로 되어 있기 때문에, 습식 에칭 후에 있어서, 소자 분리(6a)의 분리 높이 h1과, 소자 분리(6b)의 분리 높이 h2는 거의 동일하게 된다. 즉, 소자 분리(6a)의 상면과 소자 분리(6b)의 상면이 동일 평면으로 된다. 계속해서, 실리콘 질화막(4), 폴리실리콘막(3), 및 기초 산화막(2)을 에칭에 의해 제거하여, 실리콘 기판(1)을 노출시킨다. 이에 의해, 실리콘 기판(1)의 표면보다 위쪽으로 돌출한 복수의 소자 분리(6a, 6b)가 형성된다.
다음에, 도 8에 도시하는 바와 같이, 열 산화에 의해 실리콘 기판(1)의 표면에 게이트 절연막(7)을 형성한다. 그리고, 게이트 절연막(7) 및 복수의 소자 분리(6a, 6b)의 각각을 피복하도록, 폴리실리콘막(8)을 예를 들면 CVD에 의해 형성한다. 여기서, CVD에 의해서 소자 분리 상에 막이 형성되는 경우에는, 소자 분리의 분리 높이가 높으면 소자 분리 근방의 막도 두꺼워진다. 본 실시예에서는, 소자 분리(6a)의 분리 높이 h1과, 소자 분리(6b)의 분리 높이 h2는 거의 동일하기 때문에, 소자 분리(6a) 근방의 폴리실리콘막(8)의 두께 a1과, 소자 분리(6b) 근방의 폴리실리콘막(8)의 두께 b1은 거의 동일하게 된다.
다음에, 도 1에 도시하는 바와 같이, 폴리실리콘막(8)을 소정의 패턴으로 에칭함으로써, 트랜지스터(9a~9g)의 각각의 게이트 전극(8)이 형성된다. 전술한 바와 같이, 소자 분리(6a) 근방의 폴리실리콘막(8)의 두께 a1과, 소자 분리(6b) 근방 의 폴리실리콘막(8)의 두께 b1은 거의 동일하기 때문에, 에칭 시에 주변 회로 영역의 게이트 절연막이 관통되어 실리콘 기판이 에칭되거나, 메모리 셀 영역에 폴리실리콘막(8)이 남거나 하는 일은 없다. 그 후, 게이트 전극(8)을 덮도록, 층간 절연막(9)을 형성한다. 이상의 공정에 의해 본 실시예의 반도체 장치가 완성된다.
본 실시예에 있어서의 반도체 장치는, 메모리 셀 영역과 주변 회로 영역을 갖는 반도체 장치로서, 실리콘 기판(1)과, 실리콘 기판(1)의 표면에 형성된 제 2 실리콘 산화막(6)으로 이루어지는 소자 분리(6a, 6b)를 구비하고 있다. 메모리 셀 영역에서의 소자 분리(6a)의 깊이 d1은 주변 회로 영역에서의 소자 분리(6b)의 깊이 d2보다도 얕고, 메모리 셀 영역에서의 소자 분리(6a)의 분리 높이 h1과, 주변 회로 영역에서의 소자 분리(6b)의 분리 높이 h2는 거의 동일하다. 즉, 소자 분리(6a)의 상면과 소자 분리(6b)의 상면이 거의 동일 평면으로 된다.
본 실시예에 있어서의 반도체 장치의 제조 방법은, 메모리 셀 영역과 주변 회로 영역을 갖는 반도체 장치의 제조 방법으로서, 이하의 공정을 구비하고 있다. 실리콘 기판(1) 상에 실리콘 산화막(5)을 형성한다. 메모리 셀 영역 및 주변 회로 영역에서의 실리콘 산화막(5) 및 실리콘 기판(1)에 홈(15a, 15b)을 형성한다. 메모리 셀 영역에 형성된 홈(15a) 내 및 메모리 셀 영역에서의 실리콘 산화막(5) 상에 레지스트(20b)를 형성한다. 레지스트(20b) 및 실리콘 산화막(5)을 마스크로 하여 실리콘 기판(1)을 에칭함으로써, 주변 회로 영역에서의 홈(15b) 내에 홈(15c)을 형성한다. 레지스트(20b)를 제거한다. 홈(15a, 15c)을 매립하도록, 실리콘 산화 막(5a, 5b) 상에 제 2 실리콘 산화막(6)을 형성한다. 실리콘 기판(1) 상의 실리콘 산화막(5a, 5b) 및 제 2 실리콘 산화막(6)을 제거하고, 홈(15a, 15c) 내의 각각에 소자 분리(6a, 6b)의 각각을 형성한다.
본 실시예의 반도체 장치 및 그 제조 방법에 의하면, 메모리 셀 영역에서의 소자 분리(6a)의 분리 높이 h1과, 주변 회로 영역에서의 소자 분리(6b)의 분리 높이 h2가 거의 동일해진다. 구체적으로는, 소자 분리(6a)의 깊이 d1을 100㎚ 이상 200㎚ 미만, 소자 분리(6b)의 깊이 d2를 200㎚ 이상 400㎚ 이하로 한 경우에는, 소자 분리(6a)의 분리 높이 h1과 소자 분리(6b)의 분리 높이 h2의 차를 20㎚ 이하로 할 수 있다. 또한, 더미 패턴을 이용하거나, 반도체 장치의 평면 레이아웃을 적당한 형상으로 설계하거나 하면, 소자 분리(6a)의 분리 높이 h1과 소자 분리(6b)의 분리 높이 h2의 차를 5㎚ 이하로 할 수 있다. 이에 의해, 소자 분리(6a, 6b) 상에 형성된 폴리실리콘막(8)의 두께가 균일하게 된다. 이 때문에, 폴리실리콘막(8)을 패터닝할 때의 마진을 향상시킬 수 있다. 그 결과, 반도체 장치의 신뢰성을 향상시킬 수 있다.
본 실시예에 있어서의 반도체 장치의 제조 방법에서는, 홈(15c)을 형성할 때에, 실리콘 질화막(4)이 아니어도, 실리콘 산화막(5b)을 마스크로 하고 있다. 실리콘 산화막(5a, 5b)의 연마 속도와, 제 2 실리콘 산화막(6)의 연마 속도는 거의 동등하기 때문에, 실리콘 산화막(5a, 5b)에 단차가 가능하여도, 실리콘 질화막(4) 상의 실리콘 산화막(5a, 5b) 및 여분의 제 2 실리콘 산화막(6)을 완전히 제거할 수 있다. 또한, 실리콘 질화막(4)의 두께는 균일하기 때문에, 메모리 셀 영역에서의 소자 분리(6a)의 분리 높이 h1과, 주변 회로 영역에서의 소자 분리(6b)의 분리 높이 h2를 거의 동일하게 할 수 있다. 이에 따라, 반도체 장치의 신뢰성을 향상시킬 수 있다.
여기서, 실리콘 질화막(4) 상에 실리콘 산화막(5)을 형성하지 않는 종래의 경우에 발생하는 문제에 대해서 도 9~도 11을 이용하여 상세히 설명한다.
도 9에 도시하는 바와 같이, 실리콘 산화막(5)을 형성하지 않는 경우에는, 레지스트(20b) 및 실리콘 질화막(204b)을 마스크로 하여, 실리콘 기판(1)을 이방성 에칭한다. 이 때, 주변 회로 영역에서의 실리콘 질화막(204b)도 다소 에칭되어, 실리콘 질화막(204b)의 두께 t4는 메모리 셀 영역에서의 실리콘 질화막(204a)의 두께 t3보다도 얇아진다. 즉, 메모리 셀 영역과 주변 회로 영역의 경계에 단차 부분이 발생한다. 구체적으로는, 소자 분리(206a)의 깊이 d3을 100㎚ 이상 200㎚ 미만, 소자 분리(206b)의 깊이 d4를 200~400㎚로 한 경우에는, 실리콘 질화막(204a)의 두께 t3과 실리콘 질화막(204b)의 두께 t4의 사이에 30㎚~80㎚ 정도의 차가 발생한다.
도 10에 도시하는 바와 같이, 메모리 셀 영역과 주변 회로 영역의 경계에 단차 부분이 발생하면, 단차 부분에 존재하는 제 2 실리콘 산화막(6)은 CMP에 의해 제거되지 않고, 여분의제 2 실리콘 산화막(206)으로서 남는다. 또한, 주변 회로 영역의 소자 분리(206b)의 표면이 메모리 셀 영역의 소자 분리(206a)의 표면보다도 낮게 된다.
도 11을 참조하면, 단차 부분에 여분의 제 2 실리콘 산화막(206)이 남으면, 제 2 실리콘 산화막(206)이 마스크로 되어, 하층의 실리콘 질화막(4)이나 폴리실리콘막(3) 등을 제거할 수 없게 되어, 여분의 실리콘 질화막(204) 및 폴리실리콘막(203)이 남는다. 그 결과, 이물 발생이나, 쇼트나, 형상 불량 등의 소자 불량이 발생하여, 반도체 장치의 신뢰성이 저하된다고 하는 문제가 발생한다.
또한, 소자 분리(206b)의 표면이 소자 분리(206a)의 표면보다도 낮게 되면, 소자 분리(206b)의 분리 높이 h4가 소자 분리(206a)의 분리 높이 h3보다도 낮게 된다. 구체적으로는, 소자 분리(206a)의 깊이 d3을 100㎚ 이상 200㎚ 미만, 소자 분리(206b)의 깊이 d4를 200~400㎚으로 한 경우에는, 소자 분리(206a)의 분리 높이 h3과 소자 분리(206b)의 분리 높이 h4의 사이에 30㎚~80㎚ 정도의 차가 발생한다. 또한, 주변 회로 영역의 게이트 산화막을 새로이 적층하는 경우는 더욱 그 차는 커지게 된다.
소자 분리(206b)의 분리 높이 h4가 소자 분리(206a)의 분리 높이 h3보다도 낮은 상태에서 폴리실리콘막(8)을 형성하면, 소자 분리(206b) 근방의 폴리실리콘막(8)의 두께 b2가 소자 분리(206a) 근방의 폴리실리콘막(8)의 두께 a2보다도 작아진다. 이에 따라, 폴리실리콘막(8)을 균일하게 에칭할 수 없게 되어, 주변 회로 영 역의 게이트 절연막(7)이 관통되어 실리콘 기판이 에칭되거나, 도 12에 도시하는 바와 같이, 메모리 셀 영역의 소자 분리(206a)의 단부에 폴리실리콘막(208)이 남거나 한다. 그 결과, 반도체 장치의 신뢰성이 저하된다고 하는 문제가 발생한다. 또한, 이 문제를 피하기 위해서, 메모리 셀 영역의 소자 분리(206a)의 높이 h3을 낮게 설정한 경우, 주변 회로 영역의 소자 분리(206b)가 기판 면보다 낮아진다. 그 결과, 게이트 전극이 활성 영역단을 둘러싸는 것에 의해 리버스 내로우 채널 효과(reverse narrow channel effect)가 발생하여, 임계값 전압이 저하한다. 이에 의해서 트랜지스터의 리크 전류 등의 문제가 발생한다.
본 실시예에 있어서의 반도체 장치의 제조 방법에 의하면, 이러한 문제를 방지할 수 있어, 적절한 높이의 소자 분리를 형성할 수 있기 때문에, 반도체 장치의 신뢰성 및 성능을 향상시킬 수 있다.
본 실시예에 있어서의 반도체 장치에 의하면, 평면적으로 보아, 메모리 셀 영역에서의 소자 분리(6a)의 홈 폭은 주변 회로 영역에서의 소자 분리(6a)의 홈 폭보다도 작기 때문에, 소자의 미세화를 위해 메모리 셀 영역의 소자 분리(6a)의 홈 폭을 작게 한 경우에, 소자 분리(6a)를 구성하는 절연막의 매립 불량을 저감할 수 있다.
본 실시예에 있어서의 반도체 장치의 제조 방법에 있어서는, 실리콘 기판(1) 상에 실리콘 질화막(4)을 형성한 후에, 실리콘 산화막(5)을 형성한다. 이에 의해, 실리콘 산화막(5)을 제거할 때에 평탄한 실리콘 질화막(4)을 에칭 스토퍼로 할 수 있다. 또한, 실리콘 질화막(4)에 의해 소자 분리(6a, 6b)의 각각의 분리 높이 h1, h2를 규정할 수 있다.
또, 본 실시예에서는, 메모리 셀 영역과 주변 회로 영역의 게이트 절연막을 동시에 형성했지만, 예를 들면 주변 회로 영역에 다른 막 두께의 게이터 절연막을 형성하는 경우는, 게이트 절연막을 일단 제거하여 다시 적층하기 때문에, 게이트 절연막의 제거분 상당(10~30㎚ 미만 정도)은 약간 소자 분리 높이가 낮아지는 경우가 있다. 단, 용량 소자 등 주변 회로 영역에서도 메모리 셀의 게이트 절연막과 동시에 형성된 절연막을 이용하는 소자 영역에서는, 소자 분리 높이는 거의 동일해진다.
또한, 본 실시예에 있어서의 소자 분리의 높이는 0~60㎚ 정도가 바람직하고, 20~40㎚ 정도가 더 바람직하다.
(실시예 2)
도 13을 참조하면, 본 실시예의 반도체 장치는 메모리 셀 영역과 주변 회로 영역의 경계가 소자 분리(6c) 상에 있다. 소자 분리(6c)는 메모리 셀 영역에 있는 깊이 d1의 부분과, 주변 회로 영역에 있는 깊이 d2의 부분을 갖고 있으며, 깊이 d1의 부분과 깊이 d2의 부분의 경계가 단차로 되어 있다.
도 14를 참조하면, 본 실시예에서는, 레지스트(20b)를 형성할 때에, 메모리 셀 영역과 주변 회로 영역의 경계에 형성된 홈(15b) 내의 일부에도 레지스트(20b) 를 형성한다. 이 레지스트(20b)를 마스크로 하여 이방성 에칭을 실행한다. 그 결과, 메모리 셀 영역과 주변 회로 영역의 경계에 형성된 홈(15b)에서, 레지스트(20b)가 형성된 부분의 깊이는 깊이 d1인 채로 되고, 레지스트(20b)가 형성되지 않은 부분에는, 깊이 d2의 홈(15c)이 형성된다. 이렇게 해서 형성된 홈(15b) 및 홈(15c)을 제 2 실리콘 산화막(6)으로 매립하는 것에 의해 도 13에 나타내는 반도체 장치를 얻을 수 있다.
또, 이외의 반도체 장치 및 그 제조 방법은, 도 1~도 8에 나타내는 실시예 1의 반도체 장치 및 그 제조 방법과 거의 마찬가지이기 때문에, 동일한 부재에는 동일한 부호를 부여하고, 그 설명을 생략한다.
본 실시예의 반도체 장치는 메모리 셀 영역과 주변 회로 영역의 경계가 소자 분리(6c) 상에 있다.
본 실시예에 있어서의 반도체 장치의 제조 방법에 있어서, 레지스트(20b)를 형성할 때에는, 홈(15b) 내의 일부에 레지스트(20b)를 형성한다.
본 실시예의 반도체 장치 및 그 제조 방법에서도, 실시예 1과 마찬가지의 효과를 얻을 수 있다. 또한, 실시예 1의 반도체 장치에서는 메모리 셀 영역과 주변 회로 영역의 경계의 활성 영역을 더미 패턴으로 하고 있지만, 본 실시예에서는 이 더미 패턴이 불필요하거나 혹은 작게 할 수 있기 때문에, 더욱 소자 면적을 저감할 수 있다.
또, 실시예 1 및 2에서는, 깊이 d1의 소자 분리(6a)와, 깊이 d2의 소자 분리 (6b)라는 2종류의 깊이의 소자 분리를 형성하는 경우에 대하여 나타내었지만, 본 발명은 이러한 경우에 한정되는 것이 아니라, 복수의 깊이의 소자 분리를 형성하면 된다. 따라서, 3종류 혹은 4종류의 깊이의 소자 분리를 형성하여도 무방하다.
(실시예 3)
본 실시예에서는, 메모리 셀을 구비한 반도체 장치(플래시 메모리)의 일례에 대하여 설명한다.
먼저 도 15~도 21을 이용하여, 본 실시예에 있어서의 반도체 장치의 제조에 대해서 설명한다.
특히 도 16 및 도 17을 참조하면, 실리콘 기판(101)의 표면에는, 소정의 P형 웰(107)과 매립 N형 웰(106)이 형성되어 있다. 그리고, 실리콘 기판(101)의 표면이 소자 분리(105)에 의해서 메모리 셀 영역과 주변 회로 영역으로 구획되어 있고, 평면적으로 보아 소자 분리(105) 내에 메모리 셀 영역과 주변 회로 영역의 경계가 있다.
소자 분리(105)는 메모리 셀 영역에 있는 깊이 d1의 부분(105a)과, 주변 회로 영역에 있는 깊이 d2의 부분(105b)를 갖고 있으며, 깊이 d1의 부분(105a)과 깊이 d2의 부분(105b)의 경계가 단차로 되어 있다. 또한, 메모리 셀 영역에서의 소자 분리(105a)의 분리 높이 h101(도 18)과, 주변 회로 영역에서의 소자 분리(105b)의 분 리 높이 h102(도 21)가 거의 동일하다.
메모리 셀 영역에서 소자 분리(105a)에 의해서 규정된 소자 형성 영역 S1에는, 메모리 셀 트랜지터의 게이트 구조(132, 133)(제 1 게이트 구조)가 형성되어 있다. 메모리 셀 트랜지스터의 게이트 구조(132, 133)에서는, 실리콘 기판(101) 상에 실리콘 산화막(102)(제 1 게이트 절연막)을 개재시키고, 폴리실리콘막(108)(제 1 도전막)으로 이루어지는 플로팅 게이트 전극(하부 전극)이 형성되어 있다.
그 플로팅 게이트 전극 상에 ONO막(109)(절연막)을 개재시키고, 폴리실리콘막(111) 및 텅스텐 실리사이드막(112)(제 2 도전막)으로 이루어지는 제어 게이트 전극(상부 전극)이 형성되어 있다. 텅스텐 실리사이드막(112) 상에는 실리콘 산화막(113)이 형성되어 있다. 또, ONO막(109)은 실리콘 산화막 상에 실리콘 질화막을 개재시켜 실리콘 산화막이 형성된 적층막이다. 또한, 실리콘 기판(101)의 표면에는, 메모리 셀 트랜지스터의 드레인 영역으로서 저농도 불순물 영역(114a) 및 고농도 불순물 영역(114b)과, 소스 영역(115)이 형성되어 있다.
한편, 주변 회로 영역에서 소자 분리(105b)에 의해서 규정된 소자 형성 영역 S2에는, 주변 회로용 트랜지스터의 게이트 구조(134, 135)(제 2 게이트 구조)가 형성되어 있다. 트랜지스터의 게이트 구조(134, 135)에서는, 실리콘 기판(101) 상에 실리콘 산화막(110)(제 2 게이트 절연막)을 개재시켜, 폴리실리콘막(111) 및 텅스텐 실리사이드막(112)으로 이루어지는 게이트 전극이 형성되어 있다. 텅스텐 실리사이드막(112) 상에는 실리콘 산화막(113)이 형성되어 있다. 또한, 실리콘 기판 (101)의 표면에는, 그 트랜지스터의 소스·드레인 영역(116, 117)이 형성되어 있다.
그리고, 소자 분리(105) 위에는, 소자 분리(105)의 단부와 소정의 위치 관계를 갖는 더미 게이트 구조(131)(제 3 게이트 구조)가 형성되어 있다. 더미 게이트 구조(131)는 메모리 셀 영역과 주변 회로 영역에 걸쳐 형성되어 있다. 더미 게이트 구조(131)에 있어서, 메모리 셀 영역의 실리콘 기판(101) 상에는 폴리실리콘막(108)이 형성되어 있고, 폴리실리콘막(108)의 상부 및 측부를 덮도록 ONO막(109)이 형성되어 있다. 또한, ONO막(109)을 덮도록 폴리실리콘막(111) 및 텅스텐 실리사이드막(112)이 형성되어 있다. 폴리실리콘막(111) 및 텅스텐 실리사이드막(112)은 메모리 셀 영역 및 주변 회로 영역에 걸쳐 형성되어 있다. 텅스텐 실리사이드막(112) 상에는 실리콘 산화막(113)이 형성되어 있다.
메모리 셀 트랜지스터의 게이트 구조(132, 133), 트랜지스터의 게이트 구조(134, 135), 및 더미 게이트 구조(131)의 각각의 측면 상에는 사이드 월 산화막(118)이 형성되어 있다. 또한, 메모리 셀 트랜지스터의 게이트 구조(132, 133), 트랜지스터의 게이트 구조(134, 135), 및 더미 게이트 구조(131)를 덮도록, 실리콘 기판(101) 상에 층간 절연막(119)이 형성되어 있다.
또, 도 17에 도시하는 바와 같이, 층간 절연막(119)에는, 메모리 셀 영역의 저농도 불순물 영역(114a) 및 고농도 불순물 영역(114b)과 상부 배선(도시하지 않음)을 전기적으로 접속하는 콘택트(150)와, 주변 회로 영역의 소스·드레인 영역(116, 117)과 상부 배선(도시하지 않음)을 전기적으로 접속하는 콘택트(151)가 형 성되어 있다.
본 실시예에 있어서의 반도체 장치에서는, 특히 도 15에 도시하는 바와 같이, 메모리 셀 영역의 소자 분리(105a)의 홈 폭 W1은 주변 회로 영역의 소자 분리(105b)의 홈 폭 W2보다도 좁다.
또한, 특히 도 16 및 도 17에 도시하는 바와 같이, 더미 게이트 구조(131)의 각 단부의 위치와 대응하는 소자 분리(105)의 각 단부의 위치가 일치하지 않도록, 더미 게이트 구조(131) 및 소자 분리(105)가 형성되어 있다.
또한, 메모리 셀 영역에서의 폴리실리콘막(108)의 막 두께와 더미 게이트 구조(131)의 폴리실리콘막(108)의 막 두께는 거의 동일하고, 메모리 셀에서의 폴리실리콘막(111) 및 텅스텐 실리사이드막(112)의 각각의 막 두께와 주변 회로 영역에서의 폴리실리콘막(111) 및 텅스텐 실리사이드막(112)의 각각의 막 두께는 거의 동일하며, 실리콘 산화막(102)의 막 두께와 실리콘 산화막(110)의 막 두께는 상이하다.
계속해서, 본 실시예에 있어서의 반도체 장치의 제조 방법에 대해서 도 22~도 28을 이용하여 설명한다. 또, 도 22~도 28은 도 17에 대응하는 단면도이다.
먼저, 도 22에 도시하는 바와 같이, 실시예 1 및 2와 마찬가지의 방법을 이용하여, 실리콘 기판(101)의 표면에서의 소정의 영역에 소자 분리(105)를 형성한다. 소자 분리(105)의 상세한 형성 방법에 대해서는 반복하지 않는다.
그리고, 실리콘 기판(101)의 주(主)표면 상에 예를 들면 열 산화법 등에 의해 희생 산화막(102)를 형성한다. 다음에, 희생 산화막(102) 너머로 실리콘 기판 (101)의 표면에서의 소정의 영역에 불순물 이온을 주입하고 열 처리를 실시함으로써, P형 웰(107) 및 매립의 N형 웰(106)을 형성한다. 그 후, 희생 산화막(102)을 제거하고, 실리콘 기판(101)의 표면에 산화 처리를 함으로써 다시 실리콘 산화막(102)이 형성된다.
다음에, 실리콘 산화막(102) 상에, 예를 들면 CVD법에 의해 폴리실리콘막(108)을 형성한다. 그 후, 메모리 셀의 활성 영역 상에 남도록 폴리실리콘막(108)을 에칭 제거한 후(도시하지 않음), 폴리실리콘막(108)에 산화 처리를 실시함으로써, 폴리실리콘막(108)의 표면에 실리콘 산화막을 형성한다. 그리고, 실리콘 산화막 상에 실리콘 질화막을 개재시켜 실리콘 산화막을 형성함으로써, ONO막(109)이 형성된다.
계속해서, 도 23에 도시하는 바와 같이, 메모리 셀 영역에서의 ONO막(109) 상에 포토 레지스트 패턴(104c)을 형성한다. 그리고 포토 레지스트 패턴(104c)을 마스크로 하여, ONO막(109) 및 폴리실리콘막(108)에 이방성 에칭을 실시한다. 이에 의해, 메모리 셀 영역에만 ONO막(109) 및 폴리실리콘막(108)이 형성된다. 또한, 노출된 실리콘 산화막(102)을 제거한다. 이에 의해, 주변 회로 영역에서 실리콘 기판(101)의 표면이 노출되어, 메모리 셀 영역에만 게이트 절연막(102)이 형성된다. 그 후, 포토 레지스트 패턴(104c)은 제거된다.
계속해서, 도 24에 도시하는 바와 같이, 실리콘 기판(101)의 표면에 산화 처리를 실시함으로써, 주변 회로 영역에서의 실리콘 기판(101)의 표면에 실리콘 산화막(110)을 형성한다. 다음에, 메모리 셀 영역 및 주변 회로 영역을 타넘도록, ONO 막(109) 및 실리콘 산화막(110) 상에 예컨대 CVD법을 이용하여 폴리실리콘막(111)을 형성한다. 그리고, 폴리실리콘막(111) 상에 텅스텐 실리사이드막(112)을 형성하고, 텅스텐 실리사이드막(112) 상에 실리콘 산화막(113)을 형성한다.
계속해서, 도 25에 도시하는 바와 같이, 실리콘 산화막(113) 상에 포토 레지스트 패턴(도시하지 않음)을 형성하고, 이 포토 레지스트 패턴을 마스크로 하여 실리콘 산화막(113)에 이방성 에칭을 실시함으로써, 실리콘 산화막(113)이 패터닝된다. 그 후, 이 포토 레지스트 패턴이 제거된다. 다음에, 패터닝된 실리콘 산화막(113)을 마스크로 하여, 텅스텐 실리사이드막(112) 및 폴리실리콘막(111)에 이방성 에칭을 실시한다.
이 이방성 에칭에 의해, 메모리 셀 영역에서의 ONO막(109) 상에 폴리실리콘막(111) 및 텅스텐 실리사이드막(112)으로 이루어지는 제어 게이트 전극이 형성된다. 또한, 주변 회로 영역에서의 실리콘 산화막(110) 상에 폴리실리콘막(111) 및 텅스텐 실리사이드막(112)으로 이루어지는 게이트 전극이 형성된다. 또한, 메모리 셀 영역과 주변 회로 영역의 경계에 더미 게이트 구조(131)를 구성하는 폴리실리콘막(111) 및 텅스텐 실리사이드막(112)이 형성된다. 그 후, 소정의 이온 주입 처리를 실시함으로써, 주변 영역에서 저농도의 N형의 소스·드레인 영역(116)(도 26 참조)을 형성한다.
다음에, 도 26에 도시하는 바와 같이, 포토 레지스트 패턴(104d)을 형성한다. 그 포토 레지스트 패턴(104d) 및 패터닝된 실리콘 산화막(113)을 마스크로 하여, ONO막(109) 및 폴리실리콘막(108)에 이방성 에칭을 실시한다.
이 이방성 에칭에 의해, 메모리 셀 영역에서의 실리콘 산화막(102) 상에 폴리실리콘막(108)으로 이루어지는 플로팅 게이트 전극이 형성된다. 또한, 주변 회로 영역과의 경계 부근의 메모리 셀 영역에 더미 게이트 구조(131)를 구성하는 ONO막(109) 및 폴리실리콘막(108)이 형성된다. 그 후, 소정의 이온 주입 처리를 실시함으로써, 메모리 셀 영역 내의 소자 형성 영역에 드레인 영역으로서 저농도 불순물 영역(114a)을 형성한다. 그 후, 포토 레지스트 패턴(104d)은 제거된다.
계속해서, 도 27에 도시하는 바와 같이, 포토 레지스트 패턴(104e)을 형성한다. 그리고 포토 레지스트 패턴(104e)을 마스크로 하여, 노출된 실리콘 기판(101)에 에칭을 실시한다. 다음에, 실리콘 기판(101)의 표면에 소정의 이온 주입 처리를 실시하는 것에 의해, 메모리 셀 영역에서 소스 영역(115)이 형성된다. 그 후, 포토 레지스트 패턴(104e)은 제거된다.
이에 따라, 메모리 셀 영역에서는 메모리 셀 트랜지스터의 게이트 구조(132, 133)가 형성되고, 주변 회로 영역에서는 주변 회로용 트랜지스터의 게이트 구조(134, 135)가 형성된다. 또한, 메모리 셀 영역과 주변 회로 영역을 타넘도록, 소자 분리(105) 위에는 더미 게이트 구조(131)가 형성된다.
계속해서, 도 28에 도시하는 바와 같이, 메모리 셀 트랜지스터의 게이트 구조(132, 133), 트랜지스터의 게이트 구조(134, 135), 및 더미 게이트 구조(131)의 각각을 덮도록, TEOS막(도시하지 않음)이 형성된다. 그 TEOS막에 드라이 에칭 처리를 실시하는 것에 의해, 사이드 월 산화막(118)의 각각이 형성된다. 다음에, 포토 레지스트 패턴(104f)을 형성한다. 그리고 포토 레지스트 패턴(104f) 및 사이드 월 산화막(118)을 마스크로 하여, 실리콘 기판(101)의 표면에 소정의 이온 주입 처리를 실시한다. 이에 따라, 주변 회로 영역에서 고농도의 N형의 소스·드레인 영역(117)이 형성된다. 그 후, 포토 레지스트 패턴(104f)은 제거된다. 또한, 사이드 월 산화막(118)을 마스크로 하여, 메모리 셀 영역에서 실리콘 기판(101)의 표면에 소정의 이온 주입 처리를 실시한다. 이에 따라, 메모리 셀 영역에서 고농도 불순물 영역(114b)이 형성된다(도 17).
계속해서, 도 17을 참조하면, 메모리 셀 트랜지스터의 게이트 구조(132, 133), 트랜지스터의 게이트 구조(134, 135), 및 더미 게이트 구조(131)의 각각을 덮도록, TEOS막 및 BPTEOS(Boro Phospho Tetra Ethyl Ortho Silicate glass)막을 포함하는 층간 절연막(119)이 형성된다. 그 후, 메모리 셀 영역의 저농도 불순물 영역(114a) 및 고농도 불순물 영역(114b)에 접속하는 콘택트(150) 및 주변 회로 영역의 소스·드레인 영역(116, 117)에 접속하는 콘택트(151)를 형성하여, 도 17에 나타내는 반도체 장치가 완성된다.
본 실시예의 반도체 장치 및 그 제조 방법에 의하면, 실시예 1 및 2에서 설명된 효과에 부가하여, 이하의 효과를 얻을 수 있다.
즉, 도 25에 도시하는 바와 같이, 메모리 셀 영역과 주변 회로 영역의 경계 상에 더미 게이트 구조(131)가 마련되어 있고, 더미 게이트 구조(131)의 메모리 셀 영역측은 플로팅 게이트 전극을 구성하는 폴리실리콘막(108)과, 제어 게이트 전극을 구성하는 폴리실리콘막(111) 및 텅스텐 실리사이드막(112)의 적층 구조로 되어 있다. 폴리실리콘막(108)의 단부를 덮도록 폴리실리콘막(111) 및 텅스텐 실리사이 드막(112)이 형성되어 있다.
이러한 구성으로 함으로써, 플로팅 게이트 전극(폴리실리콘막(108))의 단부를 덮도록 형성되어 있는 제어 게이트 전극 부분을 에칭할 필요가 없어진다. 즉, 도 25의 a3에 나타내는, 두꺼운 막 두께의 부분을 에칭할 필요가 없어진다. 따라서, 메모리 셀 영역의 제어 게이트 전극 및 주변 회로 영역의 게이트 전극으로 되는 폴리실리콘막(111) 및 텅스텐 실리사이드막(112)을 에칭할 때에, 폴리실리콘막(111) 및 텅스텐 실리사이드막(112)이 플로팅 게이트 전극의 단부에서 잔사(殘渣)로 되는 것을 방지할 수 있다.
또한, 도 26에 도시하는 바와 같이 주변 회로 영역만을 포토 레지스트 패턴(104d)으로 덮는 경우에도, 메모리 셀 영역과 주변 회로 영역의 경계를 더미 게이트 구조(131) 상에 배치함으로써, 실리콘 기판(101)이나 소자 분리(105)가 불필요한 오버 에칭에 의해서 형상 이상으로 되는 것 등을 방지할 수 있다.
또한, 소자 분리(105a)의 얕은 홈과 소자 분리(105b)의 깊은 홈의 경계는 홈의 바닥의 단차에 기인하는 결정 결함에 의해서 전류의 리크 등의 소자 불량을 발생시킬 우려가 있기 때문에, 소자의 형성에 적합하지 않다. 이 때문에, 얕은 홈과 깊은 홈의 경계를 더미 게이트 구조(131)에 중첩하도록 배치함으로써, 소자의 형성에 적합하지 않은 영역을 중첩하게 되어, 소자를 미세화할 수 있다.
또한, 실시예 1과 같이 더미의 활성 영역(도 1에서 트랜지스터(9a~9g)가 형성되어 있지 않은 활성 영역) 상에 메모리 셀 영역과 주변 회로 영역의 경계를 배치하는 것도 가능하지만, 본 실시예에서는 소자 분리(105) 상에 메모리 셀 영역과 주변 회로 영역의 경계를 배치함으로써, 도 23에 도시하는 바와 같이 플로팅 게이트 전극(폴리실리콘막(108))의 단부를 소자 분리(105) 상에 위치시키고 있다. 이에 의해, 플로팅 게이트의 에칭 시에 오버 에칭에 의한 실리콘 기판(101)의 끓힘(scrape-out)을 방지할 수 있다. 즉, 경계를 더미의 활성 영역과 중첩하는 경우에는, 실리콘 기판(101)의 R힘을 방지하기 때문에, 경계와 플로팅 게이트 전극의 단부를 떨어져 분리해야 하기 때문에, 소자 면적이 확대된다. 따라서, 소자의 미세화를 위해서는 소자 분리 상에 경계를 배치하는 것이 바람직하다.
또한, 메모리 셀 트랜지스터의 게이트 구조(133, 132)는 게이트 절연막(102)을 거쳐서 실리콘 기판(101)과 대향하고 있다. 그 때문에, 게이트 전극이 갖는 응력이 메모리 셀 영역 등에 가해지기 쉬워져, 메모리 셀 영역 등에 결정 결함이 발생하여 쉬워진다.
그래서, 본 실시예에서는, 더미 게이트 구조(131)의 메모리 셀 영역측의 단부는 소자 분리(105a)가 대응하는 단부보다도 메모리 셀 영역측(메모리 셀 영역 내의 소자 형성 영역 상)에 위치하고, 주변 회로 영역측의 단부는 소자 분리(105a)가 대응하는 단부보다도 메모리 셀 영역측(소자 분리(105) 상)에 위치하고 있다.
특히, 더미 게이트 구조(131)를 상기한 바와 같이 형성함으로써, 소자 분리(105)의 근방에 위치하는 실리콘 기판(101)의 부분에서 발생하는 결정 결함을 종래의 반도체 장치에 비해서 대폭 저감할 수 있다.
또, 본 실시예에서는, 더미 게이트 구조(131)의 단부는 모두 메모리 셀측으로 어긋나 있지만, 주변 회로 영역측으로 어긋나 있어도 되고, 더미 게이트 구조의 단부와 소자 분리 영역의 단부가 어느 쪽으로 어긋나고 있으면 마찬가지의 효과를 얻을 수 있다.
또한, 본 실시예에서는, 메모리 셀 영역의 소자 분리 깊이를 주변 회로 영역의 깊이보다 얕게 했기 때문에, 소자 분리의 매립 불량이 발생하기 어려운 것에 부가하여, 도 20에 도시하는 바와 같이, 소자 분리를 제거하여 형성하는 소스 영역(115)을 얕게 형성할 수 있기 때문에, 이온 주입 시의 새도잉(shadowing)의 영향에 의해 소망하는 주입을 실행하지 않는다고 하는 문제를 회피할 수 있어, 소스 영역(115)의 저항을 낮출 수 있다.
여기서, 실시예 1과 마찬가지로, 실리콘 질화막 상에 실리콘 산화막을 형성하지 않는 종래의 경우에 발생하는 문제에 대해서 도 29~도 32를 이용하여 상세히 설명한다.
종래 방법에서는, 메모리 셀 영역의 소자 분리의 높이와 주변 회로 영역의 소자 분리가 높이가 크게 다르다. 그래서, 주변 회로 영역의 소자 분리의 높이를 실리콘 기판보다 낮게 되지 않도록 설정하면, 도 29 및 도 30에 도시하는 바와 같이, 메모리 셀 영역의 소자 분리(305a)의 높이가 매우 높아진다. 소자 분리(305a)의 높이가 매우 높으면, 사이드 월 산화막(118)을 형성할 때에, 실리콘 기판(101)보다 돌출한 소자 분리(306a)의 측면에도 사이드 월 산화막(301)이 형성되게 된다. 그 결과, 사이드 월 산화막(301)의 존재에 의해서 콘택트(150)가 실리콘 기판(101)과 접촉하는 면적이 작아져, 콘택트(150)와 실리콘 기판(101)의 접촉 저항이 높아지게 된다고 하는 문제가 발생한다. 본 실시예의 반도체 장치에서는, 메모리 셀 영역의 소자 분리의 높이와 주변 회로 영역의 소자 분리의 높이가 거의 동일하기 때문에, 상술한 문제는 발생하지 않는다. 따라서, 본도체 장치의 신뢰성 및 성능을 향상시킬 수 있다.
또한, 주변 회로 영역에 고속의 논리(logic) 회로 등을 형성하는 경우에는, 기판면을 실리사이드화하여 저저항화하는 경우가 있다. 이 경우에는, 도 31에 나타내는 바와 같이, 사이드 월 산화막(301)을 마스크로 하여, 저농도 불순물 영역(114a) 내에 고농도 불순물 영역(114b)을 형성한 후, 세정 처리 등으로 약간 사이드 월 산화막(301)이 후퇴한 영역의 실리콘 기판면을 실리사이드화하여, 실리사이드층(30)을 형성한다. 이 때, 실리사이드층(30)과 저농도 불순물 영역(114a)이 접촉함으로써 리크가 발생한다고 하는 문제가 발생한다. 본 실시예에서는, 도 32에 도시하는 바와 같이 소자 분리(105)의 측면에 사이드 월 산화막이 형성되지 않기 때문에, 실리사이드층(30)을 형성하여도 상기한 바와 같은 문제는 발생하지 않는다.
이상 본 발명을 상세히 설명했지만, 상기 설명은 단지 일례로서, 그 제한이 없으며, 첨부한 특허청구범위에 의해서만 본 발명의 사상 및 범위를 제한할 수 있다는 것을 명확히 이해할 수 있을 것이다.
본 발명의 반도체 장치 및 그 제조 방법에 의하면, 제 1 영역에서의 소자 분리의 분리 높이와, 제 2 영역에서의 소자 분리의 분리 높이가 거의 동일해지기 때 문에, 반도체 장치의 신뢰성을 향상시킬 수 있다.

Claims (11)

  1. 제 1 영역과 제 2 영역을 갖는 반도체 장치로서,
    실리콘 기판과,
    상기 실리콘 기판의 표면에 형성된 실리콘 절연막으로 이루어지는 소자 분리(isolation structure)
    를 구비하되,
    상기 제 1 영역에서의 상기 소자 분리의 깊이는 상기 제 2 영역에서의 상기 소자 분리의 깊이보다도 얕고,
    상기 제 1 영역에서의 상기 소자 분리의 분리 높이와, 상기 제 2 영역에서의 상기 소자 분리의 분리 높이가 거의 동일한
    반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 영역에서의 상기 소자 분리의 홈 폭은 상기 제 2 영역에서의 상기 소자 분리의 홈 폭보다도 작은 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 1 영역에서 상기 소자 분리에 의해서 규정된 소자 영역에 형성된 제 1 게이트 구조와,
    상기 제 2 영역에서 상기 소자 분리에 의해서 규정된 소자 영역에 형성된 제 2 게이트 구조와,
    상기 제 1 영역과 상기 제 2 영역에 걸쳐 형성된 제 3 게이트 구조를 더 구비하는
    반도체 장치.
  4. 제 3 항에 있어서,
    상기 제 1 게이트 구조는, 상기 실리콘 기판 상에 형성된 제 1 게이트 절연막과, 상기 제 1 게이트 절연막 상에 형성되고 또한 제 1 도전막을 포함하는 하부 전극과, 상기 하부 전극 상에 형성된 절연막과, 상기 절연막 상에 형성되고 또한 제 2 도전막을 포함하는 상부 전극을 가지고,
    상기 제 2 게이트 구조는, 상기 실리콘 기판 상에 형성된 제 2 게이트 절연막과, 상기 제 2 게이트 절연막 상에 형성되고 또한 상기 제 2 도전막을 포함하는 게이트 전극을 가지며,
    상기 제 3 게이트 구조는, 상기 제 1 영역에 형성된 상기 제 1 도전막 및 상기 절연막과, 상기 제 1 도전막 및 상기 절연막을 덮도록 상기 제 1 영역 및 상기 제 2 영역에 걸쳐 형성된 상기 제 2 도전막을 갖는
    반도체 장치.
  5. 제 4 항에 있어서,
    상기 제 1 게이트 절연막의 막 두께와 상기 제 2 게이트 절연막의 막 두께는 상이한 반도체 장치.
  6. 제 1 항에 있어서,
    상기 제 1 영역과 상기 제 2 영역의 경계가 상기 소자 분리 상에 있는 반도체 장치.
  7. 제 1 영역과 제 2 영역을 갖는 반도체 장치의 제조 방법으로서,
    실리콘 기판 상에 제 1 실리콘 절연막을 형성하는 공정과,
    상기 제 1 및 상기 제 2 영역에서의 상기 제 1 실리콘 절연막 및 상기 실리콘 기판에 제 1 홈을 형성하는 공정과,
    상기 제 1 영역에 형성된 상기 제 1 홈 내 및 상기 제 1 영역에서의 상기 제 1 실리콘 절연막 상에 마스크층을 형성하는 공정과,
    상기 마스크층 및 상기 제 1 실리콘 절연막을 마스크로 하여 상기 실리콘 기 판을 에칭하는 것에 의해, 상기 제 2 영역에서의 상기 제 1 홈 내에 제 2 홈을 형성하는 공정과,
    상기 마스크층을 제거하는 공정과,
    상기 제 1 및 상기 제 2 홈을 매립하도록, 상기 제 1 실리콘 절연막 상에 제 2 실리콘 절연막을 형성하는 공정과,
    상기 실리콘 기판 상의 상기 제 1 및 상기 제 2 실리콘 절연막을 제거하여, 상기 제 1 및 상기 제 2 홈 내에 소자 분리를 형성하는 공정
    을 포함하는 반도체 장치의 제조 방법.
  8. 제 7 항에 있어서,
    상기 제 1 영역에서의 상기 실리콘 기판 상에 제 1 게이트 절연막을 형성하는 공정과,
    상기 제 1 게이트 절연막 상에 제 1 도전막을 형성하는 공정과,
    상기 제 1 도전막 상에 절연막을 형성하는 공정과,
    상기 제 2 영역에서의 상기 실리콘 기판 상에 제 2 게이트 절연막을 형성하는 공정과,
    상기 절연막 위 및 상기 제 2 게이트 절연막 위에 제 2 도전막을 형성하는 공정과,
    상기 제 1 영역과 상기 제 2 영역의 경계에 존재하는 상기 제 2 도전막을 적 어도 남기도록 상기 제 2 도전막을 에칭하는 것에 의해, 상기 제 1 영역에서의 상기 절연막 상에 상부 전극을 형성하고, 또한 상기 제 2 영역에서의 상기 제 2 게이트 절연막 상에 게이트 전극을 형성하며, 또한 상기 제 1 영역과 상기 제 2 영역의 경계에 게이트 구조를 구성하는 상기 제 2 도전막을 형성하는 공정과,
    상기 절연막 및 상기 제 1 도전막을 에칭하는 것에 의해, 상기 제 1 게이트 절연막 상에 하부 전극을 형성하고, 또한 상기 경계 부근의 상기 제 1 영역에 게이트 구조를 구성하는 상기 절연막 및 상기 제 1 도전막을 형성하는 공정을 더 포함하는
    반도체 장치의 제조 방법.
  9. 제 7 항에 있어서,
    상기 마스크층을 형성하는 공정은 상기 제 1 홈 내의 일부에 상기 마스크층을 형성하는 공정을 포함하는 반도체 장치의 제조 방법.
  10. 제 7 항에 있어서,
    상기 제 1 실리콘 절연막을 형성하는 공정 전에, 상기 실리콘 기판 상에 실리콘 질화막을 형성하는 공정을 더 포함하는 반도체 장치의 제조 방법.
  11. 제 1 영역과 제 2 영역을 갖는 반도체 장치로서,
    실리콘 기판과,
    상기 실리콘 기판의 표면에 형성된 실리콘 절연막으로 이루어지는 소자 분리
    를 구비하되,
    상기 제 1 영역에서의 상기 소자 분리의 깊이는 상기 제 2 영역에서의 상기 소자 분리의 깊이보다도 얕고,
    상기 제 1 영역에서의 상기 소자 분리의 홈 폭은 상기 제 2 영역에서의 상기 소자 분리의 홈 폭보다도 작은
    반도체 장치.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8482094B2 (en) 2010-04-21 2013-07-09 Magnachip Semiconductor, Ltd. Semiconductor device and method for fabricating the same
KR101396124B1 (ko) * 2007-12-21 2014-05-19 삼성전자주식회사 트렌치 형성 방법 및 이를 이용한 반도체 소자의 제조 방법

Families Citing this family (71)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006318985A (ja) * 2005-05-10 2006-11-24 Sharp Corp 半導体記憶装置
KR100717280B1 (ko) * 2005-08-22 2007-05-15 삼성전자주식회사 반도체 기억 장치의 셀 어레이 및 그 형성 방법
US7531409B2 (en) * 2005-11-01 2009-05-12 Samsung Electronics Co., Ltd. Fabrication method and structure for providing a recessed channel in a nonvolatile memory device
EP1863089A1 (en) * 2006-05-31 2007-12-05 STMicroelectronics S.r.l. Non-active electrically structures of integrated electronic circuit
JP2007335594A (ja) * 2006-06-14 2007-12-27 Renesas Technology Corp 半導体装置およびその製造方法
CN101479843B (zh) 2006-06-30 2011-03-30 富士通半导体股份有限公司 半导体装置和半导体装置的制造方法
JP5190189B2 (ja) * 2006-08-09 2013-04-24 パナソニック株式会社 半導体装置及びその製造方法
KR100875056B1 (ko) * 2006-09-29 2008-12-19 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조방법
KR100827666B1 (ko) * 2007-05-08 2008-05-07 삼성전자주식회사 반도체 장치들 및 그의 형성방법들
JP5242118B2 (ja) * 2007-10-10 2013-07-24 株式会社東芝 半導体記憶装置
JP2009135334A (ja) * 2007-11-30 2009-06-18 Toshiba Corp 半導体記憶装置およびその製造方法
KR100944591B1 (ko) * 2007-12-03 2010-02-25 주식회사 동부하이텍 반도체 소자 및 그 제조 방법
KR101353346B1 (ko) * 2008-01-21 2014-02-17 삼성전자주식회사 주변 회로 영역의 불순물 영역들에 대한 열적 부담을완화시키는 반도체 소자의 제조 방법
JP2010056391A (ja) 2008-08-29 2010-03-11 Toshiba Corp 半導体装置およびその製造方法
JP2011044503A (ja) * 2009-08-19 2011-03-03 Sharp Corp 半導体装置の製造方法、及び、半導体装置
JP5052580B2 (ja) * 2009-09-30 2012-10-17 株式会社東芝 半導体装置及びその製造方法
US8610240B2 (en) * 2009-10-16 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit with multi recessed shallow trench isolation
JP2012199313A (ja) * 2011-03-18 2012-10-18 Toshiba Corp 不揮発性半導体記憶装置
US8643101B2 (en) 2011-04-20 2014-02-04 United Microelectronics Corp. High voltage metal oxide semiconductor device having a multi-segment isolation structure
US8581338B2 (en) 2011-05-12 2013-11-12 United Microelectronics Corp. Lateral-diffused metal oxide semiconductor device (LDMOS) and fabrication method thereof
US8501603B2 (en) 2011-06-15 2013-08-06 United Microelectronics Corp. Method for fabricating high voltage transistor
US8592905B2 (en) 2011-06-26 2013-11-26 United Microelectronics Corp. High-voltage semiconductor device
FR2978611B1 (fr) 2011-07-27 2013-08-16 Commissariat Energie Atomique Procede ameliore de realisation de tranchees d'isolation dans un substrat semi-conducteur sur isolant
US20130043513A1 (en) 2011-08-19 2013-02-21 United Microelectronics Corporation Shallow trench isolation structure and fabricating method thereof
US8729599B2 (en) 2011-08-22 2014-05-20 United Microelectronics Corp. Semiconductor device
US8921937B2 (en) 2011-08-24 2014-12-30 United Microelectronics Corp. High voltage metal-oxide-semiconductor transistor device and method of fabricating the same
JP5977002B2 (ja) * 2011-08-25 2016-08-24 東京エレクトロン株式会社 トレンチの埋め込み方法および半導体集積回路装置の製造方法
JP5779068B2 (ja) * 2011-10-03 2015-09-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US8461016B2 (en) * 2011-10-07 2013-06-11 Micron Technology, Inc. Integrated circuit devices and methods of forming memory array and peripheral circuitry isolation
US8742498B2 (en) 2011-11-03 2014-06-03 United Microelectronics Corp. High voltage semiconductor device and fabricating method thereof
US8482063B2 (en) 2011-11-18 2013-07-09 United Microelectronics Corporation High voltage semiconductor device
US8587058B2 (en) 2012-01-02 2013-11-19 United Microelectronics Corp. Lateral diffused metal-oxide-semiconductor device
US8492835B1 (en) 2012-01-20 2013-07-23 United Microelectronics Corporation High voltage MOSFET device
US9093296B2 (en) 2012-02-09 2015-07-28 United Microelectronics Corp. LDMOS transistor having trench structures extending to a buried layer
TWI523196B (zh) 2012-02-24 2016-02-21 聯華電子股份有限公司 高壓金氧半導體電晶體元件及其佈局圖案
US8890144B2 (en) 2012-03-08 2014-11-18 United Microelectronics Corp. High voltage semiconductor device
US9236471B2 (en) 2012-04-24 2016-01-12 United Microelectronics Corp. Semiconductor structure and method for manufacturing the same
FR2991502B1 (fr) 2012-05-29 2014-07-11 Commissariat Energie Atomique Procede de fabrication d'un circuit integre ayant des tranchees d'isolation avec des profondeurs distinctes
US9159791B2 (en) 2012-06-06 2015-10-13 United Microelectronics Corp. Semiconductor device comprising a conductive region
US8836067B2 (en) 2012-06-18 2014-09-16 United Microelectronics Corp. Transistor device and manufacturing method thereof
US8674441B2 (en) 2012-07-09 2014-03-18 United Microelectronics Corp. High voltage metal-oxide-semiconductor transistor device
US8643104B1 (en) 2012-08-14 2014-02-04 United Microelectronics Corp. Lateral diffusion metal oxide semiconductor transistor structure
US8729631B2 (en) 2012-08-28 2014-05-20 United Microelectronics Corp. MOS transistor
US8829611B2 (en) 2012-09-28 2014-09-09 United Microelectronics Corp. High voltage metal-oxide-semiconductor transistor device
US9196717B2 (en) 2012-09-28 2015-11-24 United Microelectronics Corp. High voltage metal-oxide-semiconductor transistor device
US8704304B1 (en) 2012-10-05 2014-04-22 United Microelectronics Corp. Semiconductor structure
US20140110777A1 (en) 2012-10-18 2014-04-24 United Microelectronics Corp. Trench gate metal oxide semiconductor field effect transistor and fabricating method thereof
US9224857B2 (en) 2012-11-12 2015-12-29 United Microelectronics Corp. Semiconductor structure and method for manufacturing the same
US8703577B1 (en) * 2012-12-17 2014-04-22 United Microelectronics Corp. Method for fabrication deep trench isolation structure
JP2014187199A (ja) * 2013-03-22 2014-10-02 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
US20140315371A1 (en) * 2013-04-17 2014-10-23 International Business Machines Corporation Methods of forming isolation regions for bulk finfet semiconductor devices
US9035425B2 (en) 2013-05-02 2015-05-19 United Microelectronics Corp. Semiconductor integrated circuit
US8896057B1 (en) 2013-05-14 2014-11-25 United Microelectronics Corp. Semiconductor structure and method for manufacturing the same
US8786362B1 (en) 2013-06-04 2014-07-22 United Microelectronics Corporation Schottky diode having current leakage protection structure and current leakage protecting method of the same
US8941175B2 (en) 2013-06-17 2015-01-27 United Microelectronics Corp. Power array with staggered arrangement for improving on-resistance and safe operating area
US9136375B2 (en) 2013-11-21 2015-09-15 United Microelectronics Corp. Semiconductor structure
US9490360B2 (en) 2014-02-19 2016-11-08 United Microelectronics Corp. Semiconductor device and operating method thereof
JP6362373B2 (ja) * 2014-03-20 2018-07-25 キヤノン株式会社 光電変換装置の製造方法
US9536888B2 (en) * 2014-12-23 2017-01-03 Taiwan Semiconductor Manufacturing Co., Ltd. Method to prevent oxide damage and residue contamination for memory device
US9330956B1 (en) 2015-01-26 2016-05-03 United Microelectronics Corporation Method for manufacturing semiconductor device
US9390962B1 (en) 2015-03-05 2016-07-12 Globalfoundries Singapore Pte. Ltd. Methods for fabricating device substrates and integrated circuits
US9491160B2 (en) 2015-03-09 2016-11-08 Michigan Health Information Network-Mihin Method and apparatus for remote identity proofing service issuing trusted identities
US10467468B2 (en) 2015-03-09 2019-11-05 Michigan Health Information Network Shared Services System and method for identity proofing and knowledge based authentication
US20160372360A1 (en) * 2015-06-17 2016-12-22 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with junction leakage reduction
US9673207B2 (en) 2015-08-20 2017-06-06 Sandisk Technologies Llc Shallow trench isolation trenches and methods for NAND memory
US10056395B2 (en) * 2016-03-29 2018-08-21 Macronix International Co., Ltd. Method of improving localized wafer shape changes
US10497652B1 (en) * 2018-07-31 2019-12-03 Macronix International Co., Ltd. Semiconductor substrate and semiconductor device
CN108987398B (zh) * 2018-09-11 2023-09-12 长鑫存储技术有限公司 半导体器件及其制备方法
CN111508843B (zh) * 2019-01-31 2023-07-14 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
KR20220143247A (ko) 2021-04-16 2022-10-25 삼성전자주식회사 에지 절연층을 갖는 반도체 소자
TW202312247A (zh) * 2021-09-10 2023-03-16 聯華電子股份有限公司 半導體結構及其形成方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3143993B2 (ja) 1991-10-28 2001-03-07 松下電器産業株式会社 半導体装置の製造方法
US5536675A (en) * 1993-12-30 1996-07-16 Intel Corporation Isolation structure formation for semiconductor circuit fabrication
US20020070421A1 (en) * 1997-12-31 2002-06-13 Ashburn Stanton Petree Embedded gettering layer in shallow trench isolation structure
JP2000150634A (ja) * 1998-11-13 2000-05-30 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP3439387B2 (ja) 1999-07-27 2003-08-25 日本電気株式会社 半導体装置の製造方法
JP2001128038A (ja) 1999-10-27 2001-05-11 Canon Inc 撮像ユニットおよびこれを備えた装置、テレビ電話、携帯端末、コンピュータ、車載カメラ、監視カメラ、内視鏡
JP2002043411A (ja) * 2000-07-21 2002-02-08 Mitsubishi Electric Corp 半導体装置の製造方法
US6774429B2 (en) * 2000-08-10 2004-08-10 Matsushita Electric Industrial Co., Ltd. Hybrid semiconductor device with a poly-metal gate structure
JP3773425B2 (ja) * 2000-08-10 2006-05-10 松下電器産業株式会社 半導体記憶装置の製造方法
US6624022B1 (en) * 2000-08-29 2003-09-23 Micron Technology, Inc. Method of forming FLASH memory
JP4565767B2 (ja) * 2001-04-11 2010-10-20 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
JP4537618B2 (ja) * 2001-06-07 2010-09-01 株式会社東芝 半導体装置及びその製造方法
KR100390918B1 (ko) * 2001-08-30 2003-07-12 주식회사 하이닉스반도체 반도체 메모리 소자의 제조방법
JP3597495B2 (ja) 2001-08-31 2004-12-08 株式会社ルネサステクノロジ 半導体集積回路装置
US6849518B2 (en) * 2002-05-07 2005-02-01 Intel Corporation Dual trench isolation using single critical lithographic patterning
JP4030839B2 (ja) * 2002-08-30 2008-01-09 スパンション エルエルシー メモリ集積回路装置の製造方法
JP2004128038A (ja) 2002-09-30 2004-04-22 Toshiba Corp 半導体装置の製造方法
US7179717B2 (en) * 2005-05-25 2007-02-20 Micron Technology, Inc. Methods of forming integrated circuit devices

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101396124B1 (ko) * 2007-12-21 2014-05-19 삼성전자주식회사 트렌치 형성 방법 및 이를 이용한 반도체 소자의 제조 방법
US8482094B2 (en) 2010-04-21 2013-07-09 Magnachip Semiconductor, Ltd. Semiconductor device and method for fabricating the same
US8987112B2 (en) 2010-04-21 2015-03-24 Magnachip Semiconductor, Ltd. Semiconductor device and method for fabricating the same

Also Published As

Publication number Publication date
JP2006080492A (ja) 2006-03-23
TW200614418A (en) 2006-05-01
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US20110057287A1 (en) 2011-03-10
US7858490B2 (en) 2010-12-28
US20060035437A1 (en) 2006-02-16
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US20080213971A1 (en) 2008-09-04
US8294236B2 (en) 2012-10-23

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