KR100533956B1 - 반도체 장치 제조 방법 - Google Patents

반도체 장치 제조 방법 Download PDF

Info

Publication number
KR100533956B1
KR100533956B1 KR10-2004-0038938A KR20040038938A KR100533956B1 KR 100533956 B1 KR100533956 B1 KR 100533956B1 KR 20040038938 A KR20040038938 A KR 20040038938A KR 100533956 B1 KR100533956 B1 KR 100533956B1
Authority
KR
South Korea
Prior art keywords
conductive
forming
gate
conductive pad
film
Prior art date
Application number
KR10-2004-0038938A
Other languages
English (en)
Other versions
KR20050113821A (ko
Inventor
이용우
박종철
정상섭
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR10-2004-0038938A priority Critical patent/KR100533956B1/ko
Publication of KR20050113821A publication Critical patent/KR20050113821A/ko
Application granted granted Critical
Publication of KR100533956B1 publication Critical patent/KR100533956B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823864—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

리세스 채널 트랜지스터를 포함하는 반도체 장치 제조 방법에 있어서, 먼저, 반도체 기판이 형성된 트렌치 내부에 게이트 산화막 패턴 및 게이트 전극으로 형성된 게이트 구조물을 형성한다. 다음, 상기 게이트 구조물을 포함하는 반도체 기판 전면에 도전막을 증착한 후 식각하여 소오스/드레인을 형성하는 불순물 영역 상에 도전성 패드를 형성한다. 다음, 상기 게이트 전극 상에 도전막을 형성한다. 따라서, 상기와 같이 제조된 반도체 장치는 다마신 방식에 의해 게이트 라인을 형성하므로 도전성 패드와 게이트 라인과의 단락 현상 등의 문제점을 개선할 수 있다.

Description

반도체 장치 제조 방법 {METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치 제조 방법에 관한 것으로, 보다 상세하게는 리세스 채널 트랜지스터를 포함하는 반도체 장치의 제조 방법에 관한 것이다.
반도체 소자가 집적화되면서, DRAM 소자의 경우 칩내에 1기가비트(Giga Bit)의 정보를 기억시킬 수 있는 1G DRAM의 시대가 도래하고 있다. 이 1G DRAM 소자내의 단위 정보를 기억시키는 단위 셀은 크기가 0.3㎛2 내외가 되며 이를 실현시키기 위해 극한적인 패턴형성 기술과 관련된 제반 기술이 요구되고 있다. 그러므로 현재까지는 주어진 영역에서 효율적으로 기존 공정을 이용하려는 시도가 선행되어 진행되고 있으며, 그대표적인 사례는 자기정렬콘택 형성기술이다. 이는 0.3㎛2 급 이하의 단위 기억소자를 제조하는데 핵심기술이며 이를 이용하므로써 패턴형성에 커다란 공정상의 편의를 제공한다.
다만, 이러한 자기정렬콘택 공정은 게이트 라인 프로파일(Profile) 및 게이트 라인 높이 등 게이트 라인의 구조에 따라 소자 특성을 저해하는 문제가 발생한다.
상기 자기정렬콘택 공정을 이용하는 반도체 장치 제조 방법에 대한 일 예는 대한민국 공개특허 제10-2003-0056321호에 개시되어 있다.
이하에서는, 종래의 반도체 장치 제조 방법에 의해 반도체 장치를 제조하는 방법에 대해 간략하게 설명한다.
액티브 영역 및 필드 영역이 한정되어 있는 기판상에, 게이트 산화막 패턴, 게이트 전극 패턴 및 하드 마스크 패턴이 적층된 형상을 갖는 게이트 전극 구조물을 형성한다. 상기 게이트 전극 구조물 및 기판 상에 식각 저지막을 형성하고, 상기 게이트 전극 구조물 측벽에 스페이서를 형성한다. 상기 게이트 전극 구조물이 형성된 기판에 불순물 이온을 주입하여 불순물 영역을 형성한다. 다음에 상기 게이트 전극을 매몰하는 층간 절연막을 형성한다.
상기 층간 절연막 상에 상기 게이트 전극 사이에 해당하는 부위를 선택적으로 오픈하는 포토레지스트 패턴을 형성한 후, 상기 포토레지스트 패턴을 이용하여 상기 층간 절연막을 제거한다. 이 때, 상기 층간 절연막만이 선택적으로 식각되도록, 상기 층간 절연막과 상기 게이트 전극 패턴을 감싸고 있는 하드 마스크 및 스페이서와의 선택비가 높은 식각 조건으로 상기 층간 절연막을 식각한다. 상기 공정에 의해, 자기 정렬 방식으로 상기 게이트 전극 사이의 기판 부위를 노출하는 콘택홀을 형성할 수 있다. 그러나, 상기 방법에 의해 반도체 장치를 제조하는 경우에는, 게이트 전극과 콘택 간의 쇼트 또는 게이트 전극 사이의 층간 절연막 내에 보이드 발생 등의 문제가 빈번히 발생하게 된다.
도 1 및 도 2는 종래의 반도체 장치 제조 방법에 의해 제조된 반도체 장치에 나타나는 불량을 설명하기 위한 단면도들이다.
상기 층간 절연막과 상기 게이트 전극 패턴을 감싸고 있는 상기 스페이서 및 하드 마스크와의 식각 선택비가 낮아서 상기 층간 절연막을 식각할 시에 상기 스페이서 및 하드 마스크가 과도하게 소모된다. 도 1에서와 같이, 상기 식각 공정 시에 상기 스페이서 및 하드 마스크가 소모되어 콘택홀 측면에 게이트 전극 패턴이 노출되는 경우, 게이트 전극 패턴과 이후 공정에서 상기 콘택홀에 형성되는 콘택 패드와 쇼트되는 불량이 발생한다.
또한, 쇼트 불량을 최소화하기 위해 하드 마스크 패턴(50)의 높이를 증가시키는 경우, 도 2에 도시된 것과 같이 종횡비(aspect ratio)의 증가로 인해 층간 절연막(70) 증착시 스페이스(60) 사이에 상기 층간 절연막이 완전히 채워지지 않아 보이드가 발생하는 문제가 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 게이트 전극 및 도전성 패드 간의 쇼트 불량이 감소되는 반도체 장치를 제공하는 데 있다.
상기 본 발명의 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 장치 제조 방법은, 먼저, 반도체 기판 상에 불순물을 도핑하여 소오스/ 드레인 불순물 영역을 형성하는 단계를 수행한다. 다음, 상기 기판을 부분적으로 식각하여 게이트 형성용 트렌치를 형성하는 단계를 수행한다. 다음, 상기 트렌치 내부에 게이트 산화막 패턴 및 게이트 전극으로 이루어지는 게이트 구조물을 형성하는 단계를 수행한다. 다음, 상기 게이트 전극 상부면의 가장자리와 인접하는 상기 불순물 영역 상에 도전성 패드 및 하드 마스크 패턴으로 이루어지는 도전성 패드 구조물을 형성하는 단계를 수행한다. 다음, 상기 도전성 패드 구조물의 양 측면에 스페이서를 형성하는 단계를 수행한다. 다음, 상기 게이트 전극 상에 도전성 라인을 형성하는 단계를 수행한다.
상술한 바와 같은 본 발명에 따르면, 도전성 패드를 먼저 형성하고 상기 도전성 패드 사이에 게이트 전극을 형성함으로서, 상기 도전성 패드와 게이트 전극 간의 숏트 문제가 개선되고 상기 도전성 패드가 상기 게이트 전극 양측의 불순물 영역과 접속하지 못하는 문제를 최소화할 수 있다.
이하, 본 발명에 따른 바람직한 일 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.
도 3 내지 도 9는 본 발명의 일 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 평면도들이고, 도 10 내지 도 22는 본 발명의 일 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도들이다.
구체적으로, 도 12는 도 3의 A-A′를 자른 단면도이고, 도 15는 도 4의 B-B′를 자른 단면도이고, 도 16은 도 5의 C-C′를 자른 단면도이고, 도 17은 도 6의 D-D′를 자른 단면도이고, 도 18은 도 7의 E-E′를 자른 단면도이고, 도 19는 도 8의 F-F′를 자른 단면도이고, 도 20은 도 9의 G-G′를 자른 단면도이다.
도 3 및 도 10을 참조하면, 반도체 기판(100)의 상부에 통상적인 트렌치 소자 분리 공정을 수행하여 액티브 영역(100a) 및 필드 영역(100b)을 구분한다. 상기 액티브 영역(100a)은 도 3의 평면도와 같이 필드 영역(100b)에 의해 고립된다.
상기 기판(100) 상에 버퍼 산화막(101)을 100Å 정도의 얇은 두께로 형성한다. 이어서, 소오스/드레인을 형성하기 위한 불순물 이온을 주입하여 예비 불순물 영역(102a)을 형성한다. 상기 예비 불순물 영역(102a)은 형성하고자하는 트랜지스터의 타입에 따라 3족 또는 5족의 불순물 이온이 주입된다.
도 11을 참조하면, 상기 기판(100)에서 상기 게이트 형성용 트렌치(104)가 형성될 부위를 노출하는 제1 포토레지스트 패턴(103)을 형성한다. 이어서, 상기 제1 포토레지스트 패턴(103)을 마스크로 상기 기판(100)을 선택적으로 식각하여, 게이트 형성용 트렌치(104)를 형성한다. 상기 트렌치를 형성함으로서, 상기 예비 불순물 영역(102a)은 트렌지스터의 소오스/드레인 영역을 정의하는 불순물 영역(102)으로 전환된다.
도 12를 참조하면, 상기 제1 포토레지스트 패턴(103)을 통상의 애싱 스트립 공정을 수행하여 제거한다.
도시되지 않았지만, 이어서 케미컬 건식 식각(Chemical Dry Etch)에 의해 노출된 실리콘 기판(100)을 선택적으로 등방성 식각하여, 상기 게이트 형성용 트렌치(104)의 저면 모서리 부위를 라운딩한다. 상기 게이트 형성용 트렌치(104)의 측면 및 저면 프로파일은 MOS트랜지스터의 리세스 채널이 형성되는 영역을 결정하며, 상기 게이트 형성용 트렌치(104)의 저면 모서리 부위를 라운딩함으로서 리세스 채널을 용이하게 형성할 수 있다. 또한, 상기 케미컬 건식 식각을 수행함에 따라 상기 액티브(100a) 가장자리에서 게이트 형성용 트렌치(104)의 기울기 때문에 식각되지 않고 남아있는 실리콘이 제거되는 효과가 있다. 그러나, 상기 케미컬 건식 식각은 공정의 단순화를 위해 생략할 수도 있다.
또, 도시되지 않았지만, 이어서 상기 게이트 형성용 트렌치(104)를 식각할 시에 발생한 데미지를 큐어링하기 위한 열산화막을 형성한다.
다음에, 상기 열산화막 및 하부의 버퍼 산화막(101)을 습식 식각 공정에 의해 동시에 제거한다.
도 13을 참조하면, 상기 트렌치(104)의 측면, 저면 및 기판(100) 상부면에 게이트 산화막(105)을 형성한다.
도 14를 참조하면, 상기 게이트 산화막(105)이 형성된 상기 트렌치(104) 내부를 매몰하면서 기판(100) 표면상에 일정 두께로 도전 물질을 증착하여 제1 도전막(106)을 형성한다. 상기 제1 도전막(106)은 폴리실리콘을 증착하여 형성하는 것이 바람직하다.
도 4 및 15를 참조하면, 상기 기판(102)의 상부 표면이 노출되도록 상기 제1 도전막(106) 및 상기 게이트 산화막(105)을 에치백하여 게이트 구조물을 형성한다. 상기 에치백 공정은 상기 게이트 형성용 트렌치 상부 측벽이 부분적으로 노출되도록 과도 식각하는 것이 이웃하는 게이트 구조물과의 완전한 분리를 위해 바람직하다. 여기서 상기 게이트 구조물은 상기 에치백 공정 후 잔존하는 상기 게이트 산화막(105)에 의한 게이트 산화막 패턴(107a) 및 상기 제1 도전막(106)에 의한 게이트 전극(107b)으로 구성된다.
도 5 및 도 16을 참조하면, 상기 게이트 구조물(107) 및 기판 상에 제2 도전막(108)을 형성한다. 상기 제2 도전막(108)은 폴리실리콘을 증착하여 1000~2000Å의 두께로 형성하는 것이 바람직하다.
도시되지 않았지만, 상기 제2 도전막(108) 상에 포토레지스트를 도포하고 노광 및 현상공정을 통하여 도 6에 도시된 제1 방향(C)으로 향하고, 상기 액티브 영역들을 경유하는 라인 형상의 제2 포토레지스트 패턴을 형성한다. 상기 제2 포토레지스트 패턴은 상기 각 액티브 영역들을 완전히 마스크 하도록 형성한다.
도 6 및 도 17을 참조하면, 상기 제2 포토레지스트 패턴(미도시)에 의해 노출된 상기 제2 도전막(108)을 식각하여 제1 방향(C)으로 연장된 예비 도전성 패드(109)를 형성한다. 도 6에 도시된 바와 같이, 상기 예비 도전성 패드는 상기 액티브 영역을 마스크하면서 상기 액티브 영역들을 경유하는 라인 형상을 갖는다.
도 7 및 도 18을 참조하면, 상기 예비 도전성 패드(109) 상에 하드 마스크막(미도시)을 형성한다. 상기 하드 마스크막은 400~1000Å의 두께로 형성하는 것이 바람직하다. 상기 하드 마스크막 상에, 상기 불순물 영역(102) 상에 위치하는 상기 예비 도전성 패드(109)을 마스킹하도록, 상기 제1 방향과 수직하는 제2 방향으로 연장되는 라인형의 제3 포토레지스트 패턴(111)을 형성한다. 바람직하게는, 상기 제3 포토레지스트 패턴은 상기 불순물 영역의 일부분을 마스킹하도록 형성한다.
다음, 상기 제3 포토레지스트 패턴(111)을 식각 마스크로 사용하여 상기 하드 마스크막(미도시)을 식각하여 하드 마스크 패턴(110)을 형성한다. 상기 하드 마스크 패턴(110)은 상기 제2 방향으로 연장되는 라인형상을 갖게된다.
다음, 상기 제3 포토레지스트 패턴(111)은 통상의 애싱 스트립 공정을 수행하여 제거한다.
여기서, 상기 하드 마스크 패턴(110)의 예로서는 산화물(Oxide), 실리콘산질화물(SiON) 및 실리콘질화물(SiN)등을 들 수 있다.
도 8 및 도 19를 참조하면, 상기 하드 마스크 패턴(110)을 이용하여 예비 도전성 패드(109)를 식각하여 상기 불순물 영역과 전기적으로 접속하는 도전성 패드(112a)를 형성한다. 상기 예비 도전성 패드(109)를 폴리실리콘 물질로 형성한 경우, 상기 예비 도전성 패드는 HBr, O2 및 HeO2로 이루어지는 혼합 가스를 사용하여 식각할 수 있다. 상기 식각 가스를 이용하는 경우, 상기 예비 도전성 패드와 하드 마스크 패턴 간에 높은 식각 선택비를 가지면서 상기 예비 도전성 패드를 식각할 수 있다.
상기 방법과 같이 패터닝을 통해 도전성 패드를 형성하는 경우, 종래의 콘택홀에 도전 물질을 형성하여 패드를 형성할 때에 발생할 수 있는 콘택 낫오픈 불량을 방지할 수 있다. 따라서, 상기 콘택 낫오픈 불량을 검사하는 공정도 생략할 수 있다.
이하에서는, 상기 도전성 패드(112a) 및 하드 마스크 패턴이 적층된 구조물을 도전성 패드 구조물(112)이라 하여 설명한다.
도 9 및 도 20을 참조하면, 도 19에 도시된 상기 기판(100) 상에 형성된 결과물 상에 절연막(미도시)을 증착하고, 상기 절연막을 이방성으로 식각하여 상기 도전성 패드 구조물(112)의 양 측벽에 스페이서를 형성한다. 상기 절연막은 실리콘 질화물질을 100~250Å의 두께로 증착하여 형성하는 것이 바람직하다.
상기 스페이서(113)가 형성된 반도체 기판(100) 상의 전체구조 상부에 제3 도전막(미도시)을 증착한다. 상기 제3 도전막(미도시)은 폴리실리콘막 또는 금속막의 단일막으로 형성될 수 있고, 폴리실리콘막 및 금속막이 순차로 적층된 복합막으로 형성될 수 있다. 상기 복합막으로 형성하는 경우, 상기 금속막은 텅스텐을 100~500Å의 두께로 증착하고, 상기 폴리실리콘막은 100~500Å의 두께로 증착하는 것이 바람직하다.
이어서, 상기 제3 도전막(미도시)을 에치백하여 상기 스페이서 사이에 도전성 라인(114)을 형성한다. 이때, 상기 도전성 라인(114)을 에치백하는 공정은 상기 도전성 패드 구조물(112)에 포함된 도전성 패드(112a)의 상부면에 비해 상기 도전성 라인(114)의 상부면이 낮아지도록 상기 제3 도전막(미도시)을 식각하여 수행한다.
도 21을 참조하면, 상기 도전성 패드 구조물(112), 상기 도전성 라인(114) 등을 보호하기 위해, 도 20에 도시된 상기 기판(100) 상의 전체구조 상에 캡핑(Capping)막(115)을 형성한다. 상기 캡핑막(115)은 절연물질을 증착하여 형성되며, 상기 절연물질은 실리콘 질화물을 사용하는 것이 바람직하다.
도 22를 참조하면, 상기 도전성 패드 구조물(112)에 포함된 도전성 패드(112a)가 노출될 때까지 상기 캡핑막(115)에 화학적 기계적 연마(CMP)를 수행한다. 상기 CMP에 의해 상기 도전성 패드 구조물(112)을 형성하는 상기 하드 마스크 패턴(110)은 제거된다.
이상에서와 같이, 본 발명은 다마신 방식에 의해 게이트 전극을 형성하고 자기정렬 콘택 공정이 수반되지 않으므로 공정의 단순화와, 자기정렬 콘택 공정에 따른 숄더 마진의 감소 등을 개선하여 소자의 성능 및 특성을 향상시킬 수 있다.
상기와 같은 본 발명의 바람직한 일 실시예에 따르면, 도전성 패드를 먼저 형성하고 이를 도전성 라인 제작용 패턴으로 사용하므로써 자기정렬콘택 공정이 없기 때문에 숄더 마진의 감소에 따른 숏트 문제가 개선된다. 또한, 콘택 낫 오픈 불량을 방지할 수 있다.
상기에서 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1 및 도 2는 종래의 반도체 장치 제조 방법에 의해 제조된 반도체 장치에 나타나는 불량을 설명하기 위한 단면도들이다.
도 3 내지 도 9는 본 발명의 일 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 평면도들이다.
도 10 내지 도 22는 본 발명의 일 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
반도체 기판 : 100 104 : 게이트 형성용 트렌치
게이트 산화막 : 105 제1 도전막 : 106
게이트 구조물 : 107 게이트 산화막 패턴 : 107a
게이트 전극 : 107b 제2 도전막 : 108
예비 도전성 패드 : 109 하드 마스크 패턴 : 110
도전성 패드 구조물 : 112 도전성 패드 : 112a
스페이서 : 113 도전성 라인 : 114
캡핑막 : 115

Claims (10)

  1. ⅰ)반도체 기판 상에 불순물을 도핑하여 예비 불순물 영역을 형성하는 단계;
    ii) 상기 기판을 부분적으로 식각하여 불순물 영역을 한정하고, 게이트 형성용 트렌치를 형성하는 단계;
    ⅲ)상기 트렌치 내부에 게이트 산화막 패턴 및 게이트 전극으로 이루어지는 게이트 구조물을 형성하는 단계;
    ⅳ)상기 게이트 전극 상부면의 가장자리와 인접하는 상기 불순물 영역 상에 도전성 패드 및 하드 마스크 패턴이 적층된 도전성 패드 구조물을 형성하는 단계;
    ⅴ)상기 도전성 패드 구조물의 양 측벽에 스페이서를 형성하는 단계; 및
    ⅵ)상기 게이트 전극 상에 도전성 라인을 형성하는 단계를 수행하는 것을 특징으로 하는 반도체 장치 제조 방법.
  2. 제1항에 있어서, 상기 게이트 구조물은,
    상기 트렌치의 측벽과 저면 및 상기 기판 상에 게이트 산화막을 연속적으로 형성하는 단계;
    상기 게이트 산화막이 형성된 트렌치 내부를 매몰하도록 제1 도전막을 형성하는 단계; 및
    상기 기판의 표면이 노출되도록 상기 제1 도전막 및 상기 게이트 산화막을 에치백하여, 상기 트렌치 내부에 상기 게이트 산화막 패턴 및 상기 게이트 전극을 형성하는 단계를 수행하여 형성하는 것을 특징으로 하는 반도체 장치 제조 방법.
  3. 제1항에 있어서, 상기 도전성 패드 구조물은,
    상기 게이트 구조물 및 상기 기판 상에 제2 도전막을 형성하는 단계;
    상기 제2 도전막을 부분적으로 식각하여 제1 방향으로 연장된 라인형의 예비 도전성 패드를 형성하는 단계;
    상기 예비 도전성 패드 상에 상기 제1 방향과 수직한 제2 방향으로 연장되고, 상기 불순물 영역 상에 위치한 상기 예비 도전성 패드를 마스킹하는 하드 마스크 패턴을 형성하는 단계; 및
    상기 하드 마스크 패턴을 사용하여 상기 예비 도전성 패드를 식각하는 단계를 수행하여 형성하는 것을 특징으로 하는 반도체 장치 제조 방법.
  4. 제3항에 있어서, 상기 하드 마스크 패턴은 산화물(Oxide), 실리콘산질화물(SiON) 및 실리콘질화물(SiN)로 이루어지는 군에서 선택되는 어느 하나의 물질로 형성하는 것을 특징으로 하는 반도체 장치 제조 방법.
  5. 제3항에 있어서, 상기 제2 도전막은 폴리실리콘을 증착하여 형성하는 것을 특징으로 하는 반도체 장치 제조 방법.
  6. 제5항에 있어서, 상기 제2 도전막의 식각은 HBr, O2 및 HeO2의 혼합 가스를 사용하여 수행하는 것을 특징으로 하는 반도체 장치 제조 방법.
  7. 제1항에 있어서, 상기 도전성 라인은,
    상기 게이트 전극 상에 제3 도전막을 형성하는 단계; 및
    상기 도전성 패드 구조물에 포함된 도전성 패드의 상부면에 비해 상기 도전성 라인의 상부면이 낮아지도록 상기 제3 도전막을 에치백하는 단계를 수행하여 형성하는 것을 특징으로 하는 반도체 장치 제조 방법.
  8. 제7항에 있어서, 상기 제3 도전막은 폴리실리콘막, 금속막 또는 폴리실리콘막과 금속막이 적층된 복합막인 것을 특징으로 하는 반도체 장치 제조 방법.
  9. 제1항에 있어서, 상기 v)단계를 수행한 이후에,
    상기 불순물 영역, 스페이서, 도전성 패드 구조물 및 도전성 라인 상에 캡핑막을 형성하는 단계; 및
    상기 도전성 패드 구조물에 포함된 도전성 패드가 노출될 때까지 화학적 기계적 연마(CMP)하는 단계를 더 수행하는 것을 특징으로 하는 반도체 장치 제조 방법.
  10. 제9항에 있어서, 상기 캡핑막은 실리콘질화막인 것을 특징으로 하는 반도체 장치 제조 방법.
KR10-2004-0038938A 2004-05-31 2004-05-31 반도체 장치 제조 방법 KR100533956B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2004-0038938A KR100533956B1 (ko) 2004-05-31 2004-05-31 반도체 장치 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2004-0038938A KR100533956B1 (ko) 2004-05-31 2004-05-31 반도체 장치 제조 방법

Publications (2)

Publication Number Publication Date
KR20050113821A KR20050113821A (ko) 2005-12-05
KR100533956B1 true KR100533956B1 (ko) 2005-12-06

Family

ID=37288274

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2004-0038938A KR100533956B1 (ko) 2004-05-31 2004-05-31 반도체 장치 제조 방법

Country Status (1)

Country Link
KR (1) KR100533956B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7741174B2 (en) 2007-01-30 2010-06-22 Samsung Electronics Co., Ltd. Methods of forming pad structures and related methods of manufacturing recessed channel transistors that include such pad structures
KR100998801B1 (ko) 2008-10-29 2010-12-06 주식회사 케이이씨 전력용 반도체 장치 및 그 제조 방법

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100688543B1 (ko) * 2005-04-19 2007-03-02 삼성전자주식회사 리세스 게이트형 반도체 소자 및 그 제조 방법
KR100811257B1 (ko) * 2005-12-13 2008-03-07 주식회사 하이닉스반도체 리세스채널을 갖는 반도체소자의 제조방법
KR101374323B1 (ko) * 2008-01-07 2014-03-17 삼성전자주식회사 반도체 소자 및 그 제조방법
KR101933044B1 (ko) 2012-03-30 2018-12-28 삼성전자주식회사 반도체 장치 및 이의 제조 방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7741174B2 (en) 2007-01-30 2010-06-22 Samsung Electronics Co., Ltd. Methods of forming pad structures and related methods of manufacturing recessed channel transistors that include such pad structures
US7936012B2 (en) 2007-01-30 2011-05-03 Samsung Electronics Co., Ltd. Recessed channel transistors that include pad structures
KR100998801B1 (ko) 2008-10-29 2010-12-06 주식회사 케이이씨 전력용 반도체 장치 및 그 제조 방법

Also Published As

Publication number Publication date
KR20050113821A (ko) 2005-12-05

Similar Documents

Publication Publication Date Title
US8294236B2 (en) Semiconductor device having dual-STI and manufacturing method thereof
KR100847308B1 (ko) 반도체 소자 및 그 제조 방법.
US7298003B2 (en) Nonvolatile memory device having STI structure
KR100694973B1 (ko) 플래쉬 메모리 소자의 제조방법
US20060011971A1 (en) Nonvolatile semiconductor memory device and method of manufacturing the same
US6808975B2 (en) Method for forming a self-aligned contact hole in a semiconductor device
JP2012028805A (ja) 半導体装置の製造方法
JP4822792B2 (ja) 半導体装置およびその製造方法
US6982201B2 (en) Structure and fabricating method with self-aligned bit line contact to word line in split gate flash
US6744139B2 (en) Semiconductor device
KR100625188B1 (ko) 반도체 소자의 제조방법
KR100486300B1 (ko) 다마신 기법으로 비트라인을 형성하는 반도체 소자의 제조방법
KR100533956B1 (ko) 반도체 장치 제조 방법
KR100435261B1 (ko) 스플릿 게이트형 플래쉬 메모리소자의 제조방법
US20020190316A1 (en) Semiconductor device with borderless contact structure and method of manufacturing the same
US6562682B1 (en) Method for forming gate
US20060081909A1 (en) Semiconductor device and manufacturing method therefor
KR100486120B1 (ko) Ｍｏｓ 트랜지스터의 형성 방법
JP2005294518A (ja) 半導体装置およびその製造方法
KR100910221B1 (ko) 반도체 소자의 스토리지노드 콘택 형성 방법
KR0141949B1 (ko) 반도체소자의 제조방법
KR100605102B1 (ko) 반도체소자의 콘택 플러그 구조체 및 그 형성 방법
KR19980014993A (ko) 반도체소자의 콘택홀 형성방법
KR20020085072A (ko) 게이트 스페이서 구조체 및 그 형성방법
JP2008118025A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee