JP4822792B2 - 半導体装置およびその製造方法 - Google Patents
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Description
特にワード線間にシリコン基板上コンタクトを多数形成する基板消去型のNOR型フラッシュメモリの場合には、ワード線間の埋め込み材にボイドが発生すると、隣接配置されるコンタクトの間で、発生したボイドを介したリークパスが形成され隣接コンタクト間に電気的なショートが発生してセル不良が発生することになる。
そこで、従来では、このように微細化に伴うコンタクトホールの形成が難しくなることの対応として、例えば特許文献1に示されるものは、高低差のある位置にコンタクトホールを同時に形成する場合に、一方のコンタクトホールを長方形状とすることで確実に形成することができるようにしたものである。
以下、本発明をNOR型フラッシュメモリに適用した場合の第1の実施形態について図1〜図15を参照しながら説明する。
図1は、メモリセル領域の平面図であり、図2および図3は、それぞれ図1中のA−A線およびB−B線に沿った断面図を示している。図1において、半導体基板としてのシリコン基板1上に所定間隔で素子分離領域であるSTI2が形成され、シリコン基板1を素子形成用の活性領域3を分離形成している。
また、隣接するゲート電極4の間には活性領域3に不純物が導入され、図1中左側の領域はソース領域として、右側の領域はドレイン領域として形成され、メモリセルトランジスタを構成している。各メモリセルトランジスタのソース領域には、これらを電気的に接続するソース線6が形成され、その一端部にコンタクト7が形成されている。また、各メモリセルトランジスタのドレイン領域にはドレインコンタクト8が形成されている。
図16および図17は本発明の第2の実施形態を示すもので、以下第1の実施形態と異なる部分について説明する。
すなわち、図16および図17に示すように、この実施形態では、導電体形成部としてワード線としてのゲート電極4の形状に沿うように矩形状としていた溝配線5に代えて、楕円形状をなす溝配線28を形成したものである。この場合には、溝配線28の形状が、溝配線5と異なり、ワード線に沿って長尺状ではなく例えば複数の活性領域3間をまたがる程度の楕円形状としている。そして、このような溝配線28をワード線に沿って所定間隔で複数個配設するようにした構成である。
図18は本発明の第3の実施形態を示すものであり、第2の実施形態と異なるところは、導電体形成部となる溝配線28に代えて、溝配線29を形成するようにしたところである。この実施形態では、溝配線29の形状を、第2の実施形態で説明した溝配線28の形状のものをいわば連結した状態のパターンとして形成したものである。
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
第2の実施形態では、長尺な楕円形状の溝配線28を設ける構成としたが、この形状は適宜変更できる。例えば、楕円形状の縦横比を適宜変更できる。具体的には、ワード線に沿った方向の長さをさらに長くすることができる。
また、第2の実施形態では、長尺な楕円形状の溝配線28を設ける構成としたが、これに代えて、同等の縦横比を有する長方形状のパターンとすることもできる。
Claims (4)
- 半導体基板と、
この半導体基板上のメモリセル形成領域に形成された複数のNOR型のメモリセルと、
前記NOR型のメモリセルのゲート電極間を電気的に接続するワード線と、
このワード線上に楕円形状をなす複数の導電体形成部とを備え、
前記導電体形成部は、前記楕円形状の中心が前記ワード線と前記メモリセルを形成しているトランジスタのドレインコンタクト間の中間部分に位置し、長径は前記ワード線方向のセルピッチの2倍以内の寸法となることを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記導電体形成部は、前記ワード線の上部に形成された溝部に埋め込まれるように形成されていることを特徴とする半導体装置。 - 請求項1または2に記載の半導体装置において、
前記導電体形成部は連結されたパターンであることを特徴とする半導体装置。 - 半導体基板に素子分離領域を形成すると共に複数のメモリセルトランジスタのゲート電極を形成する工程と、
前記ゲート電極を覆うように層間絶縁膜を平坦化した状態に形成する工程と、
前記複数のメモリセルにまたがって形成されているワード線としてのゲート電極の上部の前記層間絶縁膜を楕円形状の中心が前記ワード線と前記メモリセルを形成しているトランジスタのドレインコンタクト間の中間部分に位置し、長径は前記ワード線方向のセルピッチの2倍以内の寸法となるように前記層間絶縁膜を開口すると共に、前記複数のメモリセルトランジスタのドレインおよびソースの部分の前記層間絶縁膜を開口する工程と、
前記層間絶縁膜を開口した部分に導体を埋め込み形成することで、前記ワード線に導電体形成部を形成すると共に前記メモリセルのドレインにドレインコンタクトおよびソースにソース線を形成する工程とを備えたことを特徴とする半導体装置の製造方法。
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