JPH0582467A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0582467A JPH0582467A JP3240971A JP24097191A JPH0582467A JP H0582467 A JPH0582467 A JP H0582467A JP 3240971 A JP3240971 A JP 3240971A JP 24097191 A JP24097191 A JP 24097191A JP H0582467 A JPH0582467 A JP H0582467A
- Authority
- JP
- Japan
- Prior art keywords
- contact hole
- contact
- semiconductor device
- word line
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【目的】本発明は、高集積度のダイナミックＲＡＭのよ
うに高低差のある絶縁膜に複数のコンタクトホールが形
成された半導体装置に関し、高低差の少ないコンタクト
ホールが形成される部分の面積を増大させることなく、
高低差のあるコンタクトホールを確実に形成することが
できる半導体装置を提供することを目的とする。 【構成】蓄積電極ＳＥを形成する前の形成されるメモリ
セル内のビット線コンタクトＢＬＣや蓄積電極コンタク
トＳＥＣは、その平面形状の縦横比を１とし、蓄積電極
ＳＥを形成した後に形成される裏打ち用ワード線ＡＬが
ワード線ＷＬにコンタクトするワード線コンタクトＷＣ
や、活性領域ＡＲのｎ+ 不純物領域２６にコンタクトす
るコンタクトホールは、その平面形状の縦横比を１．５
〜２．５の長方形形状とするよう構成する。
うに高低差のある絶縁膜に複数のコンタクトホールが形
成された半導体装置に関し、高低差の少ないコンタクト
ホールが形成される部分の面積を増大させることなく、
高低差のあるコンタクトホールを確実に形成することが
できる半導体装置を提供することを目的とする。 【構成】蓄積電極ＳＥを形成する前の形成されるメモリ
セル内のビット線コンタクトＢＬＣや蓄積電極コンタク
トＳＥＣは、その平面形状の縦横比を１とし、蓄積電極
ＳＥを形成した後に形成される裏打ち用ワード線ＡＬが
ワード線ＷＬにコンタクトするワード線コンタクトＷＣ
や、活性領域ＡＲのｎ+ 不純物領域２６にコンタクトす
るコンタクトホールは、その平面形状の縦横比を１．５
〜２．５の長方形形状とするよう構成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置、特に高集積
度のダイナミックＲＡＭのように高低差のある絶縁膜に
複数のコンタクトホールが形成された半導体装置に関す
る。
度のダイナミックＲＡＭのように高低差のある絶縁膜に
複数のコンタクトホールが形成された半導体装置に関す
る。
【０００２】
【従来の技術】近年、ダイナミックＲＡＭはますます高
集積化、微細化に対する要求が厳しくなっており、本願
出願人により大きなメモリセル容量を得ることができる
フィン構造の蓄積電極が提案されている。フィン構造の
蓄積電極を有するダイナミックＲＡＭの構造を図５乃至
図７を用いて説明する。図５はダイナミックＲＡＭのメ
モリセル部と周辺回路部とワード線裏打ち領域を示す平
面図であり、図６はＸ−Ｘ′線断面図、図７はＹ−Ｙ′
線断面図である。
集積化、微細化に対する要求が厳しくなっており、本願
出願人により大きなメモリセル容量を得ることができる
フィン構造の蓄積電極が提案されている。フィン構造の
蓄積電極を有するダイナミックＲＡＭの構造を図５乃至
図７を用いて説明する。図５はダイナミックＲＡＭのメ
モリセル部と周辺回路部とワード線裏打ち領域を示す平
面図であり、図６はＸ−Ｘ′線断面図、図７はＹ−Ｙ′
線断面図である。
【０００３】図５に示すように、複数のメモリセルを有
するメモリセル部において、多結晶シリコン層からなる
ワード線ＷＬが縦方向に形成され、ワード線ＷＬに直交
するようにビット線ＢＬが形成されている。破線で囲ま
れた活性領域ＡＲには、ビット線ＢＬにコンタクトする
ビット線コンタクトＢＬＣと、フィン構造の蓄積電極Ｓ
Ｅにコンタクトする蓄積電極コンタクトＳＥＣとが、ワ
ード線ＷＬを挟んで形成されている。メモリセル上には
全面に対向電極ＣＥが形成されている。
するメモリセル部において、多結晶シリコン層からなる
ワード線ＷＬが縦方向に形成され、ワード線ＷＬに直交
するようにビット線ＢＬが形成されている。破線で囲ま
れた活性領域ＡＲには、ビット線ＢＬにコンタクトする
ビット線コンタクトＢＬＣと、フィン構造の蓄積電極Ｓ
Ｅにコンタクトする蓄積電極コンタクトＳＥＣとが、ワ
ード線ＷＬを挟んで形成されている。メモリセル上には
全面に対向電極ＣＥが形成されている。
【０００４】多結晶シリコン層からなるワード線ＷＬを
低抵抗化するために、ワード線ＷＬの上層にアルミニウ
ム層からなる裏打ち用ワード線ＡＬを配置し、一定数の
メモリセル毎にワード線コンタクトＷＣを設けてワード
線ＷＬを裏打ち用ワード線ＡＬに接続している。図５の
ダイナミックＲＡＭの断面構造を図６及び図７を用いて
説明する。
低抵抗化するために、ワード線ＷＬの上層にアルミニウ
ム層からなる裏打ち用ワード線ＡＬを配置し、一定数の
メモリセル毎にワード線コンタクトＷＣを設けてワード
線ＷＬを裏打ち用ワード線ＡＬに接続している。図５の
ダイナミックＲＡＭの断面構造を図６及び図７を用いて
説明する。
【０００５】図６のＸ−Ｘ′線断面図に示すように、ｐ
型シリコン基板１０表面はフィールド酸化膜１２により
活性領域ＡＲが画定されている。活性領域ＡＲには転送
トランジスタのソース及びドレインとしてｎ+ 不純物ソ
ース領域（図示せず）、ｎ+不純物ドレイン領域１４が
形成されている。ｎ+ 不純物ドレイン領域１４近傍のフ
ィールド酸化膜１２上にはワード線ＷＬが形成されてい
る。ワード線ＷＬ上には酸化膜１６及び窒化膜１８が形
成されている。酸化膜１６及び窒化膜１８に形成された
蓄積電極コンタクトＳＥＣを介してｎ+不純物ドレイン
領域１４とコンタクトする蓄積電極２０が形成されてい
る。蓄積電極２０は多結晶シリコンにより形成され、ワ
ード線ＷＬの上方に延びるフィン構造をしている。各フ
ィンの表面には誘電体膜（図示せず）を介して多結晶シ
リコンの対向電極２２が形成されている。対向電極２２
上には平坦化のためにＰＳＧ膜２４が形成され、このＰ
ＳＧ膜２４上に裏打ち用ワード線ＡＬが形成されてい
る。
型シリコン基板１０表面はフィールド酸化膜１２により
活性領域ＡＲが画定されている。活性領域ＡＲには転送
トランジスタのソース及びドレインとしてｎ+ 不純物ソ
ース領域（図示せず）、ｎ+不純物ドレイン領域１４が
形成されている。ｎ+ 不純物ドレイン領域１４近傍のフ
ィールド酸化膜１２上にはワード線ＷＬが形成されてい
る。ワード線ＷＬ上には酸化膜１６及び窒化膜１８が形
成されている。酸化膜１６及び窒化膜１８に形成された
蓄積電極コンタクトＳＥＣを介してｎ+不純物ドレイン
領域１４とコンタクトする蓄積電極２０が形成されてい
る。蓄積電極２０は多結晶シリコンにより形成され、ワ
ード線ＷＬの上方に延びるフィン構造をしている。各フ
ィンの表面には誘電体膜（図示せず）を介して多結晶シ
リコンの対向電極２２が形成されている。対向電極２２
上には平坦化のためにＰＳＧ膜２４が形成され、このＰ
ＳＧ膜２４上に裏打ち用ワード線ＡＬが形成されてい
る。
【０００６】図７のＹ−Ｙ′線断面図に示すように、ワ
ード線ＷＬは、メモリセル部内の第１のセルアレイ、ワ
ード線裏打ち領域、第２のセルアレイに亘って、フィー
ルド酸化膜１２及びゲート酸化膜１３上に延在してい
る。メモリセル部では、ワード線ＷＬ上には酸化膜１６
が形成され、酸化膜１６上にビット線ＢＬが形成されて
いる。ビット線ＢＬ上には窒化膜１８が形成され、この
窒化膜１８上に蓄積電極２０、対向電極２２が形成され
ている。
ード線ＷＬは、メモリセル部内の第１のセルアレイ、ワ
ード線裏打ち領域、第２のセルアレイに亘って、フィー
ルド酸化膜１２及びゲート酸化膜１３上に延在してい
る。メモリセル部では、ワード線ＷＬ上には酸化膜１６
が形成され、酸化膜１６上にビット線ＢＬが形成されて
いる。ビット線ＢＬ上には窒化膜１８が形成され、この
窒化膜１８上に蓄積電極２０、対向電極２２が形成され
ている。
【０００７】平坦化のために全面にＰＳＧ膜２４が形成
され、このＰＳＧ膜２４上に裏打ち用ワード線ＡＬが形
成されている。裏打ち用ワード線ＡＬは、セルアレイ間
のワード線裏打ち領域においてＰＳＧ膜２４及び酸化膜
１６に形成されたコンタクトホールを介してワード線Ｗ
Ｌにコンタクトされると共に、周辺回路部においてＰＳ
Ｇ膜２４及び酸化膜１６に形成されたコンタクトホール
ＣＨを介してｐ型シリコン基板１０表面の活性領域ＡＲ
のｎ+ 不純物領域２６にコンタクトされている。
され、このＰＳＧ膜２４上に裏打ち用ワード線ＡＬが形
成されている。裏打ち用ワード線ＡＬは、セルアレイ間
のワード線裏打ち領域においてＰＳＧ膜２４及び酸化膜
１６に形成されたコンタクトホールを介してワード線Ｗ
Ｌにコンタクトされると共に、周辺回路部においてＰＳ
Ｇ膜２４及び酸化膜１６に形成されたコンタクトホール
ＣＨを介してｐ型シリコン基板１０表面の活性領域ＡＲ
のｎ+ 不純物領域２６にコンタクトされている。
【０００８】
【発明が解決しようとする課題】しかしながら、メモリ
セルの更に微細化すると、セルキャパシタを一定値以上
確保するために、蓄積電極２０のフィン数を多くするこ
とになる。このため、蓄積電極２０が設けられたメモリ
セル部と周辺回路部との高低差が大きくなる。メモリセ
ル内の蓄積電極コンタクトＳＥＣのコンタクトホールは
蓄積電極２０形成前に形成されるため、互いにほぼ同一
の高さであるが、裏打ち用ワード線ＡＬをコンタクトす
るワード線コンタクトＷＣのコンタクトホールは蓄積電
極２０形成後に形成されるため、高低差のある位置に形
成されることになる。メモリセルの微細化に伴なってコ
ンタクトホールの高低差ｈはますます大きくなり、一
方、露光装置の焦点深度は微細化にともなって減少する
から、高低差の大きいワード線コンタクトＷＣを形成す
ることが非常に困難になるという問題があった。
セルの更に微細化すると、セルキャパシタを一定値以上
確保するために、蓄積電極２０のフィン数を多くするこ
とになる。このため、蓄積電極２０が設けられたメモリ
セル部と周辺回路部との高低差が大きくなる。メモリセ
ル内の蓄積電極コンタクトＳＥＣのコンタクトホールは
蓄積電極２０形成前に形成されるため、互いにほぼ同一
の高さであるが、裏打ち用ワード線ＡＬをコンタクトす
るワード線コンタクトＷＣのコンタクトホールは蓄積電
極２０形成後に形成されるため、高低差のある位置に形
成されることになる。メモリセルの微細化に伴なってコ
ンタクトホールの高低差ｈはますます大きくなり、一
方、露光装置の焦点深度は微細化にともなって減少する
から、高低差の大きいワード線コンタクトＷＣを形成す
ることが非常に困難になるという問題があった。
【０００９】本発明の目的は、高低差の少ないコンタク
トホールが形成される部分の面積を増大させることな
く、高低差のあるコンタクトホールを確実に形成するこ
とができる半導体装置を提供することにある。
トホールが形成される部分の面積を増大させることな
く、高低差のあるコンタクトホールを確実に形成するこ
とができる半導体装置を提供することにある。
【００１０】
【課題を解決するための手段】本願発明者は、コンタク
トホールの平面形状を変更することにより露光装置の焦
点深度を実質的に高めることができるのではないかと考
え、コンタクトホールの平面形状と焦点深度の関係につ
いて実験検討した。長方形のコンタクトホールを考え、
コンタクトホールの横の寸法ａを０．４μｍとし、縦の
寸法ｂを変化させた場合の焦点深度を測定した。図１に
測定結果を示す。横軸にコンタクトホールの縦横比（ｂ
／ａ）にとり、縦軸に焦点深度をとる。ホール縦横比
（ｂ／ａ）が大きくなるにつれて焦点深度も大きくな
り、ホール縦横比（ｂ／ａ）が２．５程度で飽和する。
しかも、露光光の位相均一性を上げて位相分散σが小さ
くなればなるほど焦点深度が大きくなる。
トホールの平面形状を変更することにより露光装置の焦
点深度を実質的に高めることができるのではないかと考
え、コンタクトホールの平面形状と焦点深度の関係につ
いて実験検討した。長方形のコンタクトホールを考え、
コンタクトホールの横の寸法ａを０．４μｍとし、縦の
寸法ｂを変化させた場合の焦点深度を測定した。図１に
測定結果を示す。横軸にコンタクトホールの縦横比（ｂ
／ａ）にとり、縦軸に焦点深度をとる。ホール縦横比
（ｂ／ａ）が大きくなるにつれて焦点深度も大きくな
り、ホール縦横比（ｂ／ａ）が２．５程度で飽和する。
しかも、露光光の位相均一性を上げて位相分散σが小さ
くなればなるほど焦点深度が大きくなる。
【００１１】一方、ホール縦横比（ｂ／ａ）が大きくな
ると、コンタクトホールの寸法のバラツキが大きくな
る。図２に測定結果を示す。横軸にコンタクトホールの
縦横比（ｂ／ａ）にとり、縦軸に寸法バラツキ（標準偏
差）をとる。ホール縦横比（ｂ／ａ）が２．５〜３程度
以上でレンズの収差の影響が顕著となり寸法バラツキが
増加する。寸法バラツキは露光光の位相均一性が上がり
位相分散σが大きくなるほど顕著となる。
ると、コンタクトホールの寸法のバラツキが大きくな
る。図２に測定結果を示す。横軸にコンタクトホールの
縦横比（ｂ／ａ）にとり、縦軸に寸法バラツキ（標準偏
差）をとる。ホール縦横比（ｂ／ａ）が２．５〜３程度
以上でレンズの収差の影響が顕著となり寸法バラツキが
増加する。寸法バラツキは露光光の位相均一性が上がり
位相分散σが大きくなるほど顕著となる。
【００１２】したがって、ホール縦横比（ｂ／ａ）を大
きくすると焦点深度余裕が増加するが、ホール縦横比
（ｂ／ａ）が２．５以下で飽和する。一方、ホール縦横
比（ｂ／ａ）を大きくすると寸法バラツキが増加する
が、ホール縦横比（ｂ／ａ）が２．５以下では無視でき
る。すなわち、ホール縦横比（ｂ／ａ）が１．５〜２．
５の範囲内であれば十分な焦点深度余裕が確保できると
共に寸法バラツキの影響を無視できることがわかった。
きくすると焦点深度余裕が増加するが、ホール縦横比
（ｂ／ａ）が２．５以下で飽和する。一方、ホール縦横
比（ｂ／ａ）を大きくすると寸法バラツキが増加する
が、ホール縦横比（ｂ／ａ）が２．５以下では無視でき
る。すなわち、ホール縦横比（ｂ／ａ）が１．５〜２．
５の範囲内であれば十分な焦点深度余裕が確保できると
共に寸法バラツキの影響を無視できることがわかった。
【００１３】したがって、上記目的は、半導体基板上に
形成され、第１のコンタクトホールを有する第１の絶縁
層と、前記第１の絶縁層上に形成され、前記第１のコン
タクトホールを介して前記半導体基板にコンタクトする
第１の導電層と、前記第１の導電層上に形成され、第２
のコンタクトホールを有する第２の絶縁層と、前記第２
の絶縁層上に形成され、前記第２のコンタクトホールを
介して前記第１の導電層にコンタクトする第２の導電層
とを有する半導体装置において、前記第１のコンタクト
ホールの平面形状は縦横比が約１．０であり、前記第２
のコンタクトホールの平面形状は縦横比が１．５から
２．５の範囲内であることを特徴とする半導体装置によ
って達成される。
形成され、第１のコンタクトホールを有する第１の絶縁
層と、前記第１の絶縁層上に形成され、前記第１のコン
タクトホールを介して前記半導体基板にコンタクトする
第１の導電層と、前記第１の導電層上に形成され、第２
のコンタクトホールを有する第２の絶縁層と、前記第２
の絶縁層上に形成され、前記第２のコンタクトホールを
介して前記第１の導電層にコンタクトする第２の導電層
とを有する半導体装置において、前記第１のコンタクト
ホールの平面形状は縦横比が約１．０であり、前記第２
のコンタクトホールの平面形状は縦横比が１．５から
２．５の範囲内であることを特徴とする半導体装置によ
って達成される。
【００１４】
【作用】本発明によれば、高低差のある第２のコンタク
トホールの平面形状の縦横比を１．５から２．５の範囲
内にしたので、高低差の少ないコンタクトホールが形成
される部分の面積を増大させることなく、高低差のある
コンタクトホールを確実に形成することができる。
トホールの平面形状の縦横比を１．５から２．５の範囲
内にしたので、高低差の少ないコンタクトホールが形成
される部分の面積を増大させることなく、高低差のある
コンタクトホールを確実に形成することができる。
【００１５】
【実施例】本発明の一実施例によるダイナミックＲＡＭ
を図３及び図４を用いて説明する。図３は本実施例によ
るダイナミックＲＡＭのメモリセル部と周辺回路部とワ
ード線裏打ち領域を示す平面図であり、図４はダイナミ
ックＲＡＭのセンスアンプ部を示す平面図である。
を図３及び図４を用いて説明する。図３は本実施例によ
るダイナミックＲＡＭのメモリセル部と周辺回路部とワ
ード線裏打ち領域を示す平面図であり、図４はダイナミ
ックＲＡＭのセンスアンプ部を示す平面図である。
【００１６】図３に示すように、メモリセル内のビット
線コンタクトＢＬＣや蓄積電極コンタクトＳＥＣは平面
形状が０．４μｍ×０．４μｍで縦横比を１としてい
る。ビット線コンタクトＢＬＣや蓄積電極コンタクトＳ
ＥＣは、蓄積電極２０を形成する前の高低差の少ない酸
化膜１６及び窒化膜１８に形成されるので、縦横比を１
として焦点深度が小さくても確実にコンタクトホールを
形成できるからである。
線コンタクトＢＬＣや蓄積電極コンタクトＳＥＣは平面
形状が０．４μｍ×０．４μｍで縦横比を１としてい
る。ビット線コンタクトＢＬＣや蓄積電極コンタクトＳ
ＥＣは、蓄積電極２０を形成する前の高低差の少ない酸
化膜１６及び窒化膜１８に形成されるので、縦横比を１
として焦点深度が小さくても確実にコンタクトホールを
形成できるからである。
【００１７】一方、裏打ち用ワード線ＡＬがワード線Ｗ
Ｌにコンタクトするワード線コンタクトＷＣと、活性領
域ＡＲのｎ+ 不純物領域２６にコンタクトするコンタク
トホールＣＨの平面形状は、図３に示すように、０．４
μｍ×０．８μｍという縦横比が２．０の長方形形状と
している。このとき露光してできるパターンは０．４μ
ｍ×０．７μｍの楕円形となる。
Ｌにコンタクトするワード線コンタクトＷＣと、活性領
域ＡＲのｎ+ 不純物領域２６にコンタクトするコンタク
トホールＣＨの平面形状は、図３に示すように、０．４
μｍ×０．８μｍという縦横比が２．０の長方形形状と
している。このとき露光してできるパターンは０．４μ
ｍ×０．７μｍの楕円形となる。
【００１８】ワード線コンタクトＷＣとｎ+ 不純物領域
２６にコンタクトするコンタクトホールＣＨは、蓄積電
極２０を形成した後の高低差の大きいＰＳＧ膜２４に形
成されるので、縦横比を２．０と焦点深度が深くなるよ
うにして、確実にコンタクトホールを形成するようにし
ている。しかも、ワード線ＷＬのピッチを決める方向の
コンタクトホールの寸法は０．４μｍと同じにして、コ
ンタクトホールの長手方向をワード線ＷＬの長手方向と
一致させているので、コンタクトホールの縦横比を大き
くしてもメモリセルを大きくすることはない。コンタク
トホールの縦横比を大きくしたことにより、ワード線裏
打ち領域の寸法は０．４×２＝０．８μｍずつ大きくな
るが、１６箇所で裏打ちしても、チップ当たり０．８×
１６＝１２．８μｍ程度とチップ全体の長さ１０ｍｍの
１％以下しか増加しないので十分小さく無視できる。
２６にコンタクトするコンタクトホールＣＨは、蓄積電
極２０を形成した後の高低差の大きいＰＳＧ膜２４に形
成されるので、縦横比を２．０と焦点深度が深くなるよ
うにして、確実にコンタクトホールを形成するようにし
ている。しかも、ワード線ＷＬのピッチを決める方向の
コンタクトホールの寸法は０．４μｍと同じにして、コ
ンタクトホールの長手方向をワード線ＷＬの長手方向と
一致させているので、コンタクトホールの縦横比を大き
くしてもメモリセルを大きくすることはない。コンタク
トホールの縦横比を大きくしたことにより、ワード線裏
打ち領域の寸法は０．４×２＝０．８μｍずつ大きくな
るが、１６箇所で裏打ちしても、チップ当たり０．８×
１６＝１２．８μｍ程度とチップ全体の長さ１０ｍｍの
１％以下しか増加しないので十分小さく無視できる。
【００１９】次に、ダイナミックＲＡＭのセンスアンプ
部におけるコンタクトホールの平面形状について説明す
る。図４（ａ）の平面図は、図４（ｂ）のセンスアンプ
部のトランジスタＱとビット線ＢＬが交差する部分を示
している。ビット線ＢＬは第２の多結晶シリコン層によ
り構成されるが、ビット線ＢＬが交差する部分では、一
方のビット線ＢＬを第１の多結晶シリコン層により構成
するようにしている。第１の多結晶シリコン層と第２の
多結晶シリコン層をコンタクトするコンタクトホールＣ
Ｈ１、ＣＨ２は、高低差の少ない酸化膜１６に形成され
るので、その平面形状を０．４μｍ×０．４μｍとして
縦横比を１としている。
部におけるコンタクトホールの平面形状について説明す
る。図４（ａ）の平面図は、図４（ｂ）のセンスアンプ
部のトランジスタＱとビット線ＢＬが交差する部分を示
している。ビット線ＢＬは第２の多結晶シリコン層によ
り構成されるが、ビット線ＢＬが交差する部分では、一
方のビット線ＢＬを第１の多結晶シリコン層により構成
するようにしている。第１の多結晶シリコン層と第２の
多結晶シリコン層をコンタクトするコンタクトホールＣ
Ｈ１、ＣＨ２は、高低差の少ない酸化膜１６に形成され
るので、その平面形状を０．４μｍ×０．４μｍとして
縦横比を１としている。
【００２０】一方、第１の多結晶シリコン層であるビッ
ト線ＢＬとアルミニウム配線ＡＬとをコンタクトするコ
ンタクトホールＣＨ３、活性領域ＡＲとアルミニウム配
線ＡＬとをコンタクトするコンタクトホールＣＨ４、Ｃ
Ｈ５の平面形状は、図４に示すように、０．４μｍ×
０．８μｍという縦横比が２．０の長方形形状としてい
る。
ト線ＢＬとアルミニウム配線ＡＬとをコンタクトするコ
ンタクトホールＣＨ３、活性領域ＡＲとアルミニウム配
線ＡＬとをコンタクトするコンタクトホールＣＨ４、Ｃ
Ｈ５の平面形状は、図４に示すように、０．４μｍ×
０．８μｍという縦横比が２．０の長方形形状としてい
る。
【００２１】しかも、ビット線ＢＬのピッチを決める方
向のコンタクトホールＣＨ３、ＣＨ４の寸法は０．４μ
ｍと同じにして、コンタクトホールＣＨ３、ＣＨ４の長
手方向をビット線ＢＬの長手方向と一致させているの
で、コンタクトホールＣＨ３、ＣＨ４の縦横比を大きく
してもメモリセルを大きくすることはない。コンタクト
ホールＣＨ３、ＣＨ４、ＣＨ５の縦横比を大きくしたこ
とにより、センスアンプ部の寸法は大きくなるが、チッ
プ全体の長さ１０ｍｍに比べても十分小さく無視でき
る。
向のコンタクトホールＣＨ３、ＣＨ４の寸法は０．４μ
ｍと同じにして、コンタクトホールＣＨ３、ＣＨ４の長
手方向をビット線ＢＬの長手方向と一致させているの
で、コンタクトホールＣＨ３、ＣＨ４の縦横比を大きく
してもメモリセルを大きくすることはない。コンタクト
ホールＣＨ３、ＣＨ４、ＣＨ５の縦横比を大きくしたこ
とにより、センスアンプ部の寸法は大きくなるが、チッ
プ全体の長さ１０ｍｍに比べても十分小さく無視でき
る。
【００２２】なお、本実施例においてアルミニウム配線
ＡＬのコンタクトホールは全て同一寸法にするほうが望
ましい。解像度の限界近傍で露光している場合に、コン
タクトホールを異なる寸法にすると、各寸法が大きくば
らつくからである。本発明は上記実施例に限らず種々の
変形が可能である。例えば、上記実施例ではダイナミッ
クＲＡＭに本発明を適用したが、ダイナミックＲＡＭ以
外の他の半導体素子にも本発明を適用することができ
る。
ＡＬのコンタクトホールは全て同一寸法にするほうが望
ましい。解像度の限界近傍で露光している場合に、コン
タクトホールを異なる寸法にすると、各寸法が大きくば
らつくからである。本発明は上記実施例に限らず種々の
変形が可能である。例えば、上記実施例ではダイナミッ
クＲＡＭに本発明を適用したが、ダイナミックＲＡＭ以
外の他の半導体素子にも本発明を適用することができ
る。
【００２３】
【発明の効果】以上の通り、本発明によれば、高低差の
ある第２のコンタクトホールの平面形状の縦横比を１．
５から２．５の範囲内にしたので、高低差の少ないコン
タクトホールが形成される部分の面積を増大させること
なく、高低差のあるコンタクトホールの焦点深度余裕を
約１．５倍程度改善させることができる。
ある第２のコンタクトホールの平面形状の縦横比を１．
５から２．５の範囲内にしたので、高低差の少ないコン
タクトホールが形成される部分の面積を増大させること
なく、高低差のあるコンタクトホールの焦点深度余裕を
約１．５倍程度改善させることができる。
【図１】コンタクトホールの縦横比と焦点深度の関係を
示すグラフである。
示すグラフである。
【図２】コンタクトホールの縦横比と寸法バラツキの関
係を示すグラフである。
係を示すグラフである。
【図３】本発明の一実施例によるダイナミックＲＡＭの
メモリセル部と周辺回路部とワード線裏打ち領域を示す
平面図である。
メモリセル部と周辺回路部とワード線裏打ち領域を示す
平面図である。
【図４】本発明の一実施例によるダイナミックＲＡＭの
センスアンプ部を示す平面図である。
センスアンプ部を示す平面図である。
【図５】従来のダイナミックＲＡＭのメモリセル部と周
辺回路部とワード線裏打ち領域を示す平面図である。
辺回路部とワード線裏打ち領域を示す平面図である。
【図６】図５に示すダイナミックＲＡＭのＸ−Ｘ′線断
面図である。
面図である。
【図７】図５に示すダイナミックＲＡＭのＹ−Ｙ′線断
面図である。
面図である。
１０…ｐ型シリコン基板 １２…フィールド酸化膜 １４…ｎ+ 不純物ドレイン領域 １６…酸化膜 １８…窒化膜 ２０…蓄積電極 ２２…対向電極 ２４…ＰＳＧ膜 ２６…ｎ+ 不純物領域 ＷＬ…ワード線 ＢＬ…ビット線 ＡＲ…活性領域 ＢＬＣ…ビット線コンタクト ＳＥ…蓄積電極 ＳＥＣ…蓄積電極コンタクト ＣＥ…対向電極 ＡＬ…裏打ち用ワード線 ＷＣ…ワード線コンタクト ＡＬ…アルミニウム配線 ＣＨ、ＣＨ１〜ＣＨ５…コンタクトホール
Claims (5)
- 【請求項１】 半導体基板上に形成され、第１のコンタ
クトホールを有する第１の絶縁層と、前記第１の絶縁層
上に形成され、前記第１のコンタクトホールを介して前
記半導体基板にコンタクトする第１の導電層と、前記第
１の導電層上に形成され、第２のコンタクトホールを有
する第２の絶縁層と、前記第２の絶縁層上に形成され、
前記第２のコンタクトホールを介して前記第１の導電層
にコンタクトする第２の導電層とを有する半導体装置に
おいて、 前記第１のコンタクトホールの平面形状は縦横比が約
１．０であり、 前記第２のコンタクトホールの平面形状は縦横比が１．
５から２．５の範囲内であることを特徴とする半導体装
置。 - 【請求項２】 請求項１記載の半導体装置において、 情報を記憶する複数のメモリセルを有するメモリセル部
と、前記メモリセル部の周辺に設けられた周辺回路部と
を備え、 前記第１のコンタクトホールは前記メモリセル部内に設
けられ、 前期第２のコンタクトホールは前記周辺回路部内に設け
られていることを特徴とする半導体装置。 - 【請求項３】 請求項２記載の半導体装置において、 前記第２のコンタクトホールの平面形状の長手方向を、
前記メモリセルの面積を大きくしないような方向にした
ことを特徴とする半導体装置。 - 【請求項４】 請求項３記載の半導体装置において、 前記第２のコンタクトホールによってコンタクトされる
導電層が前記メモリセル部内のメモリセルを接続するワ
ード線であり、 前記第２のコンタクトホールの平面形状の長手方向が前
記ワード線の長手方向にほぼ一致していることを特徴と
する半導体装置。 - 【請求項５】 請求項３記載の半導体装置において、 前記第２のコンタクトホールによってコンタクトされる
導電層が前記メモリセル部内のメモリセルを接続するビ
ット線であり、 前記第２のコンタクトホールの平面形状の長手方向が前
記ビット線の長手方向にほぼ一致していることを特徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3240971A JPH0582467A (ja) | 1991-09-20 | 1991-09-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3240971A JPH0582467A (ja) | 1991-09-20 | 1991-09-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0582467A true JPH0582467A (ja) | 1993-04-02 |
Family
ID=17067385
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3240971A Withdrawn JPH0582467A (ja) | 1991-09-20 | 1991-09-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0582467A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7615818B2 (en) | 2005-10-04 | 2009-11-10 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| JP2011171755A (ja) * | 2011-04-15 | 2011-09-01 | Renesas Electronics Corp | 半導体装置 |
| US8963226B2 (en) | 2004-08-09 | 2015-02-24 | Renesas Electronics Corporation | Semiconductor device with gate electrodes |
| KR20220002494U (ko) | 2021-04-09 | 2022-10-18 | 이충헌 | 골프용 글로브를 위한 웨이트유니트 |
-
1991
- 1991-09-20 JP JP3240971A patent/JPH0582467A/ja not_active Withdrawn
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8963226B2 (en) | 2004-08-09 | 2015-02-24 | Renesas Electronics Corporation | Semiconductor device with gate electrodes |
| US9640546B2 (en) | 2004-08-09 | 2017-05-02 | Renesas Electronics Corporation | Semiconductor device |
| US10141324B2 (en) | 2004-08-09 | 2018-11-27 | Renesas Electronics Corporation | Semiconductor device |
| US7615818B2 (en) | 2005-10-04 | 2009-11-10 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| US7928494B2 (en) | 2005-10-04 | 2011-04-19 | Kabushiki Kaisha Toshiba | Semiconductor device |
| JP2011171755A (ja) * | 2011-04-15 | 2011-09-01 | Renesas Electronics Corp | 半導体装置 |
| KR20220002494U (ko) | 2021-04-09 | 2022-10-18 | 이충헌 | 골프용 글로브를 위한 웨이트유니트 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5364811A (en) | Method of manufacturing a semiconductor memory device with multiple device forming regions | |
| US5659191A (en) | DRAM having peripheral circuitry in which source-drain interconnection contact of a MOS transistor is made small by utilizing a pad layer and manufacturing method thereof | |
| JP2528731B2 (ja) | 半導体記憶装置およびその製造方法 | |
| KR930003329A (ko) | 반도체집적회로장치 및 그 제조방법 | |
| KR100350675B1 (ko) | 반도체 메모리 장치 및 그 제조 방법 | |
| JPH06151756A (ja) | 高集積半導体メモリ装置のキャパシター製造方法 | |
| US11956942B2 (en) | Memory device and method for manufacturing the same | |
| JP2769664B2 (ja) | 半導体記憶装置およびその製造方法 | |
| US20050063233A1 (en) | Memory cell and method for forming the same | |
| US8508982B2 (en) | Semiconductor device | |
| JPH0582467A (ja) | 半導体装置 | |
| US7094674B2 (en) | Method for production of contacts on a wafer | |
| US20190057935A1 (en) | Semiconductor structure and fabrication method thereof | |
| US5281838A (en) | Semiconductor device having contact between wiring layer and impurity region | |
| US6897077B2 (en) | Test structure for determining a short circuit between trench capacitors in a memory cell array | |
| US6107132A (en) | Method of manufacturing a DRAM capacitor | |
| KR20020078432A (ko) | 반도체 메모리 장치의 제조 방법 | |
| US20230387053A1 (en) | Non-volatile memory device | |
| US6878965B2 (en) | Test structure for determining a region of a deep trench outdiffusion in a memory cell array | |
| JPS61194867A (ja) | 半導体集積回路装置 | |
| KR20100052768A (ko) | 반도체 소자의 캐패시터 및 그 제조 방법 | |
| JPH09283620A (ja) | 半導体装置及びその製造方法 | |
| KR100213211B1 (ko) | 고집적 메모리장치의 제조방법 | |
| US6110776A (en) | Method for forming bottom electrode of capacitor | |
| KR100454631B1 (ko) | 반도체소자의저장전극제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981203 |