JP2769664B2 - 半導体記憶装置およびその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体記憶装置に関す
るものであり、特に、上層配線層とセルプレートの一部
である下層配線層との電気的接続が行なわれる部分の構
造およびその構造の製造方法に関するものである。

【０００２】

【従来の技術】近年、半導体記憶装置はコンピュータな
どの情報機器の目覚しい普及によってその需要が急速に
拡大している。さらに、機能的には大規模な記憶容量を
有し、かつ高速動作が可能なものが要求されている。こ
れに伴って、半導体記憶装置の高集積化および高速応答
性あるいは高信頼性に関する技術開発が進められてい
る。

【０００３】半導体記憶装置のうち、記憶情報のランダ
ムな入出力が可能なものにＤＲＡＭ（Dynamic Random A
ccess Memory）がある。一般にＤＲＡＭは多数の記憶情
報を蓄積する記憶領域であるメモリセルアレイと、外部
との入出力に必要な周辺回路とから構成されている。

【０００４】図３４は、一般的なＤＲＡＭの構成を示す
ブロック図である。図３４において、ＤＲＡＭ１０００
は、記憶情報のデータ信号を蓄積するためのメモリセル
アレイ１１００と、単位記憶回路を構成するメモリセル
を選択するためのアドレス信号を外部から受けるための
ロウアンドカラムアドレスバッファ１２００と、そのア
ドレス信号を解読することによってメモリセルを指定す
るためのロウデコーダ８３００およびカラムデコーダ１
４００と、指定されたメモリセルに蓄積された信号を増
幅して読出すセンスリフレッシュアンプ１５００と、デ
ータ入出力のためのデータインバッファ１６００および
データアウトバッファ１７００と、クロック信号を発生
するクロックジェネレータ１８００と、を含んでいる。

【０００５】半導体チップ上で大きな面積を占めるメモ
リセルアレイ１１００は、単位記憶情報を蓄積するため
のメモリセルがマトリクス状に複数個配列されて形成さ
れている。図３５は、メモリセルアレイ１１００を構成
するメモリセルの４ビット分の等価回路図を示してい
る。図示されたメモリセルは、１個のＭＯＳ（Metal Ox
ide Semiconductor ）トランジスタ１９００と、これに
接続された１個のキャパシタ２０００とから構成される
いわゆる１トランジスタ１キャパシタ型のメモリセルを
示している。このタイプのメモリセルは構造が簡単なた
めメモリセルアレイの集積度を向上させることが容易で
あり、大容量のＤＲＡＭに広く用いられている。

【０００６】また、ＤＲＡＭのメモリセルは、キャパシ
タの構造によっていくつかのタイプに分けることができ
る。図３６は、典型的なスタックトタイプキャパシタを
有するメモリセルの断面構造図であり、たとえば特公昭
６０−２７８４号公報などに示されている。図３６を参
照して、メモリセルは１つのトランスファーゲートトラ
ンジスタと１つのスタックトタイプのキャパシタ（以下
スタックトタイプキャパシタと称す）とを備える。

【０００７】トランスファーゲートトランジスタは、シ
リコン基板１の主表面に形成されたソース／ドレイン領
域５ａ、５ｂと、ソース／ドレイン領域５ａとソース／
ドレイン領域５ｂとの間のシリコン基板の主表面上に形
成されたゲート電極（ワード線）７と、を備えている。
スタックトタイプキャパシタは、ソース／ドレイン領域
５ｂに電気的に接続され、フィールド酸化膜３上まで延
びているストレージノード９と、ストレージノード９の
表面に形成された誘電体膜１１と、誘電体膜１１の表面
に形成されたセルプレート１３と、を備えている。

【０００８】トランスファーゲートトランジスタおよび
スタックトタイプキャパシタを覆うように層間絶縁膜１
７が形成されている。層間絶縁膜１７上にはビット線１
５が形成されている。層間絶縁膜１７にはスルーホール
が形成されており、ビット線１５はスルーホールを介し
てソース／ドレイン領域５ａと電気的に接続されてい
る。

【０００９】このスタックトタイプキャパシタの特徴点
は、キャパシタの主要部をゲート電極の上部やフィール
ド酸化膜の上部にまで延在させることにより、キャパシ
タの電極間の対向面積を増大させキャパシタ容量を確保
していることである。

【００１０】一般的に、キャパシタの容量は電極間の対
向面積に比例し、誘電体層の厚みに反比例する。したが
って、キャパシタ容量の増大という点から、キャパシタ
の電極間対向面積を増大させることが望ましい。一方、
ＤＲＡＭの高集積化に伴いメモリセルサイズは大幅に縮
小されてきている。したがって、キャパシタ形成領域も
同様に平面的な占有面積が減少される傾向にある。しか
しながら記憶装置としてのＤＲＡＭの安定動作、信頼性
の観点から１ビットのメモリセルに蓄える電荷量を減少
させるわけにはいかない。このような相反する制約条件
を満たすためにキャパシタの構造はキャパシタの平面的
な占有面積を減少させ、かつ電極間の対向面積を増大し
得る構造の改良が種々の形で提案された。

【００１１】図３７は、特願平２−８９８６９号に記載
されたメモリセルの断面構造図である。このメモリセル
のキャパシタのストレージノード２３は、ベース部分２
３ａと、シリコン基板２１の主表面に対して鉛直上方に
延びた立壁部分２３ｂとを備えている。このキャパシタ
は立壁部分２３ｂにより、キャパシタの平面占有面積を
増大させることなくキャパシタ容量を増大することが可
能となる。

【００１２】このメモリセルの構造について具体的に説
明していく。シリコン基板２１の主表面には、間を隔て
てソース／ドレイン領域２５ａ、２５ｂ、２５ｃが形成
されている。ソース／ドレイン領域２５ｃにはベース部
分２３ａが電気的に接続されている。ストレージノード
２３の表面には誘電体膜２７が形成されている。誘電体
膜２７の表面にはセルプレート２９が形成されている。

【００１３】シリコン基板２１の主表面上には、間を隔
ててゲート電極３１ａ、３１ｂが形成されている。ゲー
ト電極３１ａ、３１ｂは絶縁膜３３で覆われている。な
お３５はフィールド酸化膜である。

【００１４】セルプレート２９の上には層間絶縁膜３７
が形成されている。層間絶縁膜３７の上には配線膜３９
が間を隔てて形成されている。配線膜３９は保護膜４１
で覆われている。このメモリセルの製造方法を以下説明
する。

【００１５】図３８に示すように、シリコン基板２１の
主表面にフィールド酸化膜３５を形成する。フィールド
酸化膜３５はＬＯＣＯＳ法を用いて形成される。

【００１６】次に、図３９に示すように、熱酸化法など
によりゲート酸化膜４３を形成した後、多結晶シリコン
からなるゲート電極３１ａ、３１ｂ、３１ｃ、３１ｄを
選択的に形成する。さらに、二度の酸化膜の堆積工程と
エッチング工程によってゲート電極３１ａ〜３１ｄの周
囲に絶縁膜３３を形成する。さらに、絶縁膜３３をマス
クとしてイオン注入法を用いてシリコン基板２１の主表
面に不純物を注入し、ソース／ドレイン領域２５ａ、２
５ｂ、２５ｃを形成する。

【００１７】さらに、図４０に示すように、高融点金属
膜を堆積し、所定の形状にパターニングする。これによ
り、ソース／ドレイン領域２５ｂに電気的に接続される
ビット線４５が形成される。ビット線４５の周囲を絶縁
膜４７で覆う。

【００１８】さらに、図４１に示すように、シリコン基
板２１の主表面の全面にＣＶＤ法を用いて多結晶シリコ
ン膜４９を形成する。

【００１９】さらに、図４２に示すように、多結晶シリ
コン膜４９の上に絶縁膜５１を形成する。

【００２０】図４３に示すように、絶縁膜５１の表面上
にレジスト５３を塗布し、リソグラフィ法を用いて所定
の形状にパターニングする。

【００２１】図４４に示すように、レジスト５３をマス
クとして絶縁膜５１を選択的にエッチング除去する。

【００２２】図４５に示すように、レジスト５３を除去
した後、ＣＶＤ法を用いて多結晶シリコン膜５５を形成
する。

【００２３】図４６に示すように、多結晶シリコン膜５
５が完全に覆われるように厚いレジスト５７を塗布す
る。そして、このレジスト５７をエッチバックし、絶縁
膜５１の上部表面を覆う多結晶シリコン膜５５を露出さ
せる。

【００２４】図４７に示すように、露出した多結晶シリ
コン膜５５をエッチングし、引続いて絶縁層５１を自己
整合的にエッチング除去する。これにより、多結晶シリ
コン膜５５は立壁部分２３ｂとなる。

【００２５】図４８に示すように、異方性エッチングを
用いて多結晶シリコン膜４９の露出した部分のみを自己
整合的に除去する。これにより、多結晶シリコン膜４９
はベース部分２３ａとなる。その後、レジスト５７を除
去する。

【００２６】図４９に示すように、ストレージノード２
３の表面にシリコン窒化膜からなる誘電体膜２７を形成
する。

【００２７】図５０に示すように、シリコン基板２１の
主表面全面に多結晶シリコン膜からなるセルプレート２
９を形成する。

【００２８】図５１に示すように、セルプレート２９の
上に層間絶縁膜３７を形成する。そして、図３７に示す
ように層間絶縁膜３７の上にアルミニウムからなる配線
膜３９を形成し、配線膜３９を保護膜４１で覆う。以上
により、このメモリセルの製造が終了する。

【００２９】

【発明が解決しようとする課題】ところで、図５１に示
す状態において、メモリセル形成領域以外の領域は図５
２に示す状態にある。Ａで示す位置がメモリセル形成領
域である。セルプレート２９と上層の配線膜とを電気的
に接続させるために、セルプレート２９の一部は層間絶
縁膜６５上まで延びている。このセルプレート２９の一
部を下層配線膜３０と呼ぶ。メモリセル形成領域にはゲ
ート電極３１ｅ、３１ｆが形成されている。一方、６３
はＭＯＳトランジスタである。ＭＯＳトランジスタ６３
は、ソース／ドレイン領域６１ａ、６１ｂを備えてい
る。キャパシタの誘電体膜２７は図５２に示すようにシ
リコン基板２１の全面に形成されている。なお、５９は
不純物領域である。下層配線膜３０と上層に形成される
配線膜との電気的接続方法を以下説明していく。

【００３０】図５３に示すように、層間絶縁膜３７上に
レジスト６９を塗布し、レジスト６９に所定のパターニ
ングを施す。レジスト６９をマスクとして層間絶縁膜３
７、６５を異方性エッチングを用いて選択的に除去しス
ルーホール６７ａ、６７ｂ、６７ｃ、６７ｄを形成す
る。

【００３１】図５４に示すように、レジスト６９を除去
し、ＣＶＤ法を用いて層間絶縁膜３７上にタングステン
膜７１を形成する。スルーホールのアスペクト比（孔の
深さ／孔の開口寸法）が大きくなると、スパッタリング
によってはスルーホールを完全に埋め込むことができな
いので、ＣＶＤ法を用いている。タングステン膜７１は
スルーホール内にも形成され、下層配線膜３０、不純物
領域５９、ソース／ドレイン領域６１ａ、６１ｂそれぞ
れに電気的に接続されている。

【００３２】タングステン膜７１を異方性：等方性が
２：１の擬似異方性エッチングを用いて全面エッチング
し、スルーホール６７ａ、６７ｂ、６７ｃ、６７ｄ内に
あるタングステンを残して除去する。擬似異方性エッチ
ングを用いたのは層間絶縁膜３７の段差部（図示せず）
にタングステンが残らないようにするためである。タン
グステン膜７１の厚みは均一に形成できず、またウェハ
上に配列された半導体装置の位置によってはエッチング
速度が異なるので、図５５に示すようにある領域では層
間絶縁膜３７上にあるタングステン膜７１が除去されて
も、他の領域ではまだタングステン膜７１ａが残ってい
る場合がある。

【００３３】層間絶縁膜３７上に残っているタングステ
ン膜７１ａを除去するためにさらにタングステン膜７１
をエッチングする。このエッチングにより、図５６に示
すように、スルーホール６７ｂにおいてはスルーホール
６７ｂ内のタングステン膜７１の一部がエッチング除去
される。また、浅いスルーホールである６７ａにおいて
は、タングステン膜７１が完全にエッチング除去され、
さらに下層配線膜３０の一部もエッチングしている。こ
の状態で、層間絶縁膜３７上にスパッタリングを用いて
アルミニウム膜を形成し、所定のパターニングを施した
状態を示す図が図５７である。図５７を見ればわかるよ
うに、下層配線膜３０とスルーホール６７ａに形成され
た配線膜３９との電気的接続が不良になっている。

【００３４】この発明はかかる従来の問題点を解決する
ためになされたものである。この発明の目的は、上層配
線層とセルプレートの一部である下層配線層との電気的
接続を確実にできる半導体記憶装置を提供することであ
る。

【００３５】この発明の他の目的は、上層配線層とセル
プレートの一部である下層配線層との電気的接続を確実
にできる半導体記憶装置の製造方法を提供することであ
る。

【００３６】

【課題を解決するための手段】この発明の第１の局面
は、主表面を有する半導体基板と、主表面に形成された
不純物領域と、不純物領域に電気的に接続するように形
成され、主表面に対して上方に延びた部分を有するスト
レージノードと、ストレージノードの表面に形成された
誘電体層と、誘電体層の表面に形成されたセルプレート
と、を含むメモリセルが形成されたメモリセル形成領域
を備えている。この発明の第１の局面は、さらに主表面
上であって、かつメモリセル形成領域と離れた位置に形
成された第１層間絶縁層と、メモリセル形成領域と第１
層間絶縁層との間であって、第１層間絶縁層の上面部よ
り下に形成され、セルプレートの一部である下層配線層
と、メモリセル形成領域と第１層間絶縁層との間に形成
され、下層配線層を露出させるスルーホールを有する第
２層間絶縁層と、第２層間絶縁層上に形成され、スルー
ホールを介して下層配線層と電気的に接続された上層配
線層と、を備えている。

【００３７】この発明の第２の局面は半導体記憶装置の
製造方法である。この発明の第２の局面は、主表面にメ
モリセル形成領域のある半導体基板の主表面上であっ
て、メモリセル形成領域と離れた位置に第１層間絶縁層
を形成する工程と、メモリセル形成領域上に、主表面に
対して上方に延びた部分を有するストレージノードを形
成する工程と、ストレージノードの表面に誘電体層を形
成する工程と、誘電体層の表面にセルプレートを形成す
る工程と、メモリセル形成領域と第１層間絶縁層との間
の領域であって、第１層間絶縁層の上面部より下の位置
にセルプレートの一部である下層配線層を形成する工程
と、主表面上に第２層間絶縁層を形成する工程と、第２
層間絶縁層を選択的にエッチング除去し、メモリセル形
成領域と第１層間絶縁層との間の領域であって、下層配
線層に到達するスルーホールを形成する工程と、スルー
ホールが埋まるように、第２層間絶縁層上に導電層を形
成する工程と、スルーホール内の導電層を残して、導電
層をエッチング除去する工程と、第２層間絶縁層上に、
スルーホール内の導電層と電気的に接続された上層配線
層を形成する工程と、を備えている。

【００３８】

【作用】セルプレートの一部である下層配線層と上層配
線層とを電気的に接続することにより、セルプレートと
上層配線層との電気的接続を行なっている。

【００３９】この発明の第１の局面は下層配線層を、メ
モリセル形成領域と第１層間絶縁層との間であって、第
１層間絶縁層の上面部より下に形成している。そして下
層配線層と上層配線層とを電気的に接続するのに用いる
スルーホールを、メモリセル形成領域と第１層間絶縁層
との間に形成している。このため、第１層間絶縁層上に
スルーホールを形成する場合に比べてスルーホールの深
さを大きくすることができる。スルーホールの深さが大
きいので、スルーホール内に形成する導電層の厚みが大
きくなる。したがって、オーバエッチングの際にスルー
ホール内の導電層が全部除去され、さらに下層配線層が
削られるということがなくなる。よって上層配線層と下
層配線層との電気的接続を良好に行なうことができる。

【００４０】この発明の第２の局面はセルプレートの一
部である下層配線層を、メモリセル形成領域と第１層間
絶縁層との間の領域であって、第１層間絶縁層の上面部
より下の位置に形成している。そして、半導体基板の主
表面上に形成された第２層間絶縁を選択的にエッチング
除去し、メモリセル形成領域と第１層間絶縁層との間で
あって、下層配線層に到達するスルーホールを形成して
いる。このため第１層間絶縁層上にスルーホールを形成
する場合に比べてスルーホールの深さが大きくなる。

【００４１】

【実施例】（第１実施例）図１はこの発明の第１実施例
の断面図である。Ａで示す部分はメモリセル形成領域を
示している。Ｂで示す部分はメモリセル形成領域とは離
れた位置にある周辺回路形成領域を示している。メモリ
セル形成領域から説明していく。

【００４２】シリコン基板８１には、間を隔ててソース
／ドレイン領域８３ａ、８３ｂ、８３ｃが形成されてい
る。８９ａ、８９ｂはゲート電極（ワード線）である。
ゲート電極８９ａ、８９ｂは絶縁膜８８で覆われてい
る。ソース／ドレイン領域８３ｂにはビット線８７が電
気的に接続されている。ビット線８７は絶縁膜９２で覆
われている。

【００４３】ソース／ドレイン領域８３ｃには、ストレ
ージノード８５のベース部分８５ａが電気的に接続され
ている。ベース部分８５ａには立壁部分８５ｂが電気的
に接続されている。ストレージノード８５の表面には誘
電体膜９０が形成されている。誘電体膜９０の表面には
セルプレート９１が形成されている。８９ｃはワード線
である。

【００４４】セルプレート９１の一部はフィールド酸化
膜１０７ａ上まで形成され、さらに第１層間絶縁層であ
るシリコン酸化膜１２３の上面部１２３ａ上まで延びて
いる。セルプレート９１のうち、フィールド酸化膜１０
７ａ上およびシリコン酸化膜１２３上に形成されたもの
を下層配線膜１０９と呼ぶ。下層配線膜１０９は立壁部
分８５ｂとシリコン酸化膜１２３とによって凹型にされ
ている。

【００４５】セルプレート９１および下層配線膜１０９
上には第２層間絶縁層であるシリコン酸化膜９３が形成
されている。シリコン酸化膜９３には、下層配線膜１０
９のうち、シリコン基板８１の主表面１１１に最も近い
部分に到達するスルーホール９５ａが形成されている。
つまり凹型の底部にスルーホール９５ａが到達してい
る。スルーホール９５ａの深さは５０００Å以上ある。
スルーホール９５ａは途中までタングステン膜１０１ａ
で埋め込まれ、残りはアルミニウムからなる上層配線膜
１０３ａで埋め込まれている。なお、１０３はアルミニ
ウムからなる上層配線膜である。

【００４６】フィールド酸化膜１０７ａとフィールド酸
化膜１０７ｂとの間のシリコン基板８１には、不純物領
域９７が形成されている。シリコン酸化膜９３，１２３
には不純物領域９７に到達するスルーホール９５ｂが形
成されている。スルーホール９５ｂは途中までタングス
テン膜１０１ｂで埋め込まれ、残りはアルミニウムから
なる上層配線膜１０３ｂで埋め込まれている。上層配線
膜１０３、１０３ａ、１０３ｂは保護膜１０５で覆われ
ている。

【００４７】次にＢで示す周辺回路形成領域について説
明していく。８３ｄは、ＭＯＳトランジスタの一方のソ
ース／ドレイン領域である。８９ｄはゲート電極であ
り、８８はゲート電極８９ｄを覆う絶縁膜である。シリ
コン酸化膜９３、１２３にはソース／ドレイン領域８３
ｄに到達するスルーホール９５ｃが形成されている。ス
ルーホール９５ｃはタングステン膜１０１ｃで埋め込ま
れている。アルミニウムからなる上層配線膜１０３ｃは
タングステン膜１０１ｃと電気的に接続されている。上
層配線膜１０３ｃは保護膜１０５で覆われている。

【００４８】次に図１に示すこの発明の第１実施例の製
造方法を以下説明していく。図２に示すように、まず通
常の方法を用いて、ゲート電極（ワード線）８９ａ、８
９ｂ、ワード線８９ｃ、ゲート電極８９ｄを形成した。
ゲート電極およびワード線をシリコン酸化膜からなる絶
縁膜８８で覆った。次に、絶縁膜８８をマスクとして、
シリコン基板８１にイオンを注入しソース／ドレイン領
域８３ａ、８３ｂ、８３ｃ、８３ｄおよび不純物領域９
７を形成した。その後、ソース／ドレイン領域８３ｂに
電気的に接続するビット線８７を形成し、ビット線８７
をシリコン酸化膜からなる絶縁膜９２で覆った。

【００４９】図３に示すように、シリコン基板８１の主
表面全面に、ＣＶＤ法を用いてシリコン窒化膜１１３を
形成した。なおシリコン窒化膜の代わりに、シリコン酸
化膜の上にシリコン窒化膜を積層した構造のものでもよ
い。

【００５０】図４に示すように、シリコン基板８１の主
表面全面に、レジスト１１５を塗布した。レジスト１１
５を選択的に露光し、ソース／ドレイン領域８３ａ、８
３ｃ上にあるレジスト１１５を選択的に除去した。

【００５１】図５に示すように、レジスト１１５をマス
クとして、反応性イオンエッチングを用いてシリコン窒
化膜１１３を選択的にエッチング除去した。異方性エッ
チングのため、絶縁膜８８の側壁上にはシリコン窒化膜
１１３が残っている。

【００５２】図６に示すように、シリコン基板８１の主
表面全面に、ＣＶＤ法を用いて多結晶シリコン膜１１９
を形成した。多結晶シリコン膜１１９の上にＣＶＤ法を
用いてシリコン酸化膜１１７を形成した。通常の写真製
版技術とエッチング技術とを用いて、メモリセル形成領
域上にあるシリコン酸化膜１１７だけを残して、他の領
域にあるシリコン酸化膜１１７を除去した。

【００５３】図６に示すように、シリコン酸化膜１１７
をマスクとして多結晶シリコン膜１１９をエッチング除
去し、シリコン酸化膜１１７を除去した。なお、この場
合シリコン酸化膜１１７のかわりにレジストを設け、こ
れをマスクとして多結晶シリコン膜１１９をエッチング
除去してもよい。この状態が図７である。シリコン窒化
膜１１３によって多結晶シリコン膜１１９をエッチング
する際に、不純物領域９７、ソース／ドレイン領域８３
ｄがエッチングされるのを防いでいる。

【００５４】図８に示すように、シリコン基板８１の主
表面全面にＣＶＤ法を用いてシリコン酸化膜１２３を形
成した。シリコン酸化膜１２３の上にレジスト１２１を
塗布し、レジスト１２１に所定のパターニングを施し
た。

【００５５】図９に示すように、レジスト１２１をマス
クとして、ビット線８７上およびフィールド酸化膜１０
７ａ上にあるシリコン酸化膜１２３を選択的にエッチン
グ除去した。フィールド酸化膜１０７ａ上の多結晶シリ
コン膜１１９によって、フィールド酸化膜１０７ａがエ
ッチングされるのを防いでいる。つまり、シリコン窒化
膜１１３とシリコン酸化膜１２３とはエッチング速度の
差が小さいので、シリコン窒化膜１１３はエッチングス
トッパーになりにくい。したがって、多結晶シリコン膜
１１９をエッチングストッパーにしているのである。多
結晶シリコン膜１１９をエッチングストッパーにしてい
るので、シリコン酸化膜１２３は多結晶シリコン膜１１
９の端部１１９ａ上に乗り上げた構造となる。

【００５６】そして図１０に示すようにレジスト１２１
を除去した。図１１に示すように、シリコン酸化膜１２
３をマスクとして多結晶シリコン膜１１９を選択的にエ
ッチング除去した。ソース／ドレイン領域８３ａ、８３
ｃに電気的に接続されている多結晶シリコン膜１１９を
以下ベース部分８５ａと呼ぶ。シリコン酸化膜１２３は
メモリセル形成領域と他の領域との段差を小さくするた
めに形成しているが、多結晶シリコン膜１１９をエッチ
ング除去する際のマスクにもしている。

【００５７】図１２に示すように、シリコン基板８１の
主表面全面に、ＣＶＤ法を用いて多結晶シリコン膜１２
５を形成した。

【００５８】図１３に示すように、シリコン基板８１の
主表面全面にレジスト１２７を塗布した。そしてメモリ
セル形成領域上にあるレジスト１２７を除去した。

【００５９】図１４に示すように、レジスト１２７をマ
スクとして反応性イオンエッチングを用いて、多結晶シ
リコン膜１２５を選択的にエッチング除去した。これに
より、フィールド酸化膜１０７ａ上、シリコン酸化膜１
２３上およびビット線８７上にある多結晶シリコン膜１
２５が除去された。異方性エッチングを用いているの
で、シリコン酸化膜１２３の側壁に形成されている多結
晶シリコン膜１２５は除去されていない。シリコン酸化
膜１２３の側壁に残っている多結晶シリコン膜１２５を
以下立壁部分８５ｂと呼ぶ。

【００６０】図１５に示すように、自己整合的にシリコ
ン酸化膜１２３をエッチング除去した。レジスト１２７
を除去した。

【００６１】図１６に示すように、シリコン基板８１の
主表面全面にレジスト１２９を塗布した。メモリセル形
成領域上にあるレジスト１２９を残して、他の領域にあ
るレジスト１２９を除去した。

【００６２】図１７に示すように、レジスト１２９をマ
スクとして多結晶シリコン膜１２５をエッチング除去し
た。図１６に示すように、シリコン酸化膜１２３の側壁
に形成された多結晶シリコン１２５ａを除去するために
このエッチングは、擬似異方性エッチングを用いてい
る。したがって、図１７に示すように多結晶シリコン膜
１１９ａの一部がエッチングされている。なお、多結晶
シリコン膜１１９ａは無用なものなので、等方的要素を
強め全部をエッチング除去してもよい。

【００６３】図１８に示すように、レジスト１２９を除
去した。図１９に示すように、通常の方法を用いてシリ
コン基板８１の主表面上に誘電体膜９０を形成する。さ
らに誘電体膜９０の上にＣＶＤ法を用いて多結晶シリコ
ン膜９２ａを形成し、レジスト９４を用いて所定のパタ
ーニングを施す。これにより図２０に示すようにセルプ
レート９１および下層配線膜１０９が形成される。下層
配線膜１０９の一部はシリコン酸化膜１２３の上面部１
２３ａ上まで延びている。

【００６４】下層配線膜１０９をシリコン酸化膜１２３
上にまで形成したのは、Ｅで示す領域にスルーホールを
形成するので、下層配線膜１０９をシリコン酸化膜１２
３上まで形成し、Ｅで示す領域に下層配線膜１０９が確
実に存在するようにしているからである。ただし、下層
配線膜１０９をシリコン酸化膜１２３上まで形成しなく
てもこの発明の効果は達成できる。Ｅで示す領域の長
さ、すなわち凹部の底部の長さは１．０μｍ以上３．０
μｍ以下が好ましい。

【００６５】図２１に示すように、シリコン基板８１の
主表面全面に、ＣＶＤ法を用いてシリコン酸化膜９３を
形成した。

【００６６】図２２に示すように、通常の写真製版技術
とエッチング技術とを用いて、シリコン酸化膜９３、１
２３を選択的にエッチング除去し、スルーホール９５
ａ、９５ｂ、９５ｃを形成した。スルーホール９５ａ
は、下層配線膜１０９のうち、シリコン基板８１の主表
面に最も近い部分、つまり凹型の底部に到達している。

【００６７】図２３に示すように、ＣＶＤ法を用いてシ
リコン基板８１の主表面全面にタングステン膜１０１を
形成した。

【００６８】図２４に示すように、シリコン酸化膜９３
上にあるタングステン膜１０１を全面エッチング除去し
た。ウェハ上に配列された半導体装置の位置によってエ
ッチング速度およびタングステン膜厚が異なる。この実
施例では、周辺回路形成領域Ｂにおいては、シリコン酸
化膜９３上にあるタングステン膜１０１がまだ完全に除
去されていない。なお、スルーホール９５ａに埋め込ま
れたタングステン膜をタングステン膜１０１ａと呼ぶ。
同じくスルーホール９５ｂに埋め込まれたタングステン
膜をタングステン膜１０１ｂと呼ぶ。

【００６９】図２５に示すように、シリコン酸化膜９３
上に残っているタングステン膜１０１を除去するため
に、さらにエッチングを続けた。従来はシリコン酸化膜
１２３上に、下層配線膜１０９に到達するスルーホール
を形成していた。したがって、スルーホールの深さは浅
く、このオーバーエッチングによりスルーホール内のタ
ングステン膜が除去され、さらに下層配線膜１０９の一
部が除去されることがあった。この第１実施例において
は、スルーホール９５ａの深さは大きいので、このよう
なことは起こらなかった。

【００７０】図２６に示すように、シリコン酸化膜９３
上にスパッタリング法を用いてアルミニウム膜を形成し
た。そしてアルミニウム膜に所定のパターニングを施
し、上層配線膜１０３、１０３ａ、１０３ｂ、１０３ｃ
を形成した。そして図１に示すように、上層配線膜１０
３、１０３ａ、１０３ｂ、１０３ｃを覆うように保護膜
１０５を形成した。以上によりこの発明の第１実施例の
製造方法が終了した。

【００７１】（第２実施例）第１実施例で説明した図２
〜図１８で示す工程を経る。そして図２７に示すように
シリコン基板８１の主表面上に誘電体膜９０を形成す
る。誘電体膜９０の上にＣＶＤ法を用いて多結晶シリコ
ン膜９２ａを形成する。多結晶シリコン膜９２ａの上に
レジスト９４を形成する。露光・現像後のレジスト９４
の側面部９４ａがＥで示す領域に位置するようにレジス
ト９４の露光・現像を行なう。

【００７２】レジスト９４をマスクとして異方性エッチ
ングを用いて多結晶シリコン膜９２ａ、誘電体膜９０を
順にエッチング除去し、図２８に示すようにセルプレー
ト９１を形成する。異方性エッチングを用いているので
シリコン酸化膜１２３の側面部１２３ｂ上には多結晶シ
リコン膜９２ａ、誘電体膜９０が残っている。そして第
１実施例で説明した図２０〜図２５で示す工程を経た
後、図２９に示すようにこの発明の第２実施例を完成す
る。

【００７３】第１実施例では下層配線膜１０９の端部は
シリコン酸化膜１２３の上面部１２３ａ上まで延びてい
るが、第２実施例では下層配線膜１０９の端部はシリコ
ン酸化膜１２３の側面部１２３ｂの手前にある。

【００７４】（第３実施例）第１実施例で説明した図２
〜図１８で示す工程を経る。そして図３０に示すように
シリコン基板８１の主表面上に誘電体膜９０を形成す
る。誘電体膜９０の上にＣＶＤ法を用いて多結晶シリコ
ン膜９２ａを形成する。多結晶シリコン膜９２ａ上にレ
ジスト９４を形成する。露光・現像後のレジスト９４の
側面部９４ａがＥで示す領域に位置するようにレジスト
９４の露光・現像を行なう。

【００７５】レジスト９４をマスクとして等方性エッチ
ングを用いて多結晶シリコン膜９２ａ、誘電体膜９０を
順にエッチング除去し、図３１に示すようにセルプレー
ト９１を形成する。等方性エッチングを用いているので
シリコン酸化膜１２３の側面部１２３ｂ上に誘電体膜９
０、多結晶シリコン膜９２ａが残ることはない。そし
て、第１実施例で説明した図２０〜図２５で示す工程を
経た後、図３２に示すようにこの発明の第３実施例を完
成する。

【００７６】図２８に示す第２実施例では側面部１２３
ｂ上に誘電体膜９０、多結晶シリコン膜９２ａが残って
いる。側面部１２３ｂ上の誘電体膜９０、多結晶シリコ
ン膜９２ａは剥がれてゴミになる可能性があるので、側
面部１２３ｂ上に誘電体膜９０、多結晶シリコン膜９２
ａが残らない方が好ましい。第３実施例では図３１に示
すように等方性エッチングを用いているので、側面部１
２３ｂ上に誘電体膜９０、多結晶シリコン膜９２ａが残
ることはない。

【００７７】図３２に示すように、スルーホール９５ａ
が下層配線膜１０９上に確実に位置するようにするに
は、下層配線膜１０９が所定の長さ以上でなければなら
ない。第３実施例では等方性エッチングを用いているの
で、図３１に示すようにサイドエッチングが進み、レジ
スト９４の側面部９４ａより内側に下層配線膜１０９の
端部がある。このようなサイドエッチングを考慮して図
３０に示すように、下層配線膜１０９の長さの設計値Ｌ
より、露光・現像後のレジスト９４の長さが大きくなる
ように、レジスト９４の露光・現像を行なう必要があ
る。露光・現像後のレジスト９４の長さが大きくなるの
で、第２実施例に比べてＥで示す距離を大きくしなけれ
ばならない。よって微細化という点ではＥで示す距離を
小さくできる第２実施例の方が有利である。

【００７８】（第４実施例）図３３はこの発明の第４実
施例の断面図である。図１に示す第１実施例と同じもの
については同一符号を付すことによりその説明を省略す
る。図１に示す第１実施例との違いは第１実施例はスル
ーホール９５ａの下にフィールド酸化膜１０７ａが位置
している。図３３に示すように第４実施例ではスルーホ
ール９５ａの下にフィールド酸化膜は存在していない。

【００７９】

【発明の効果】この発明の第１の局面は下層配線層と上
層配線層とを電気的に接続するのに用いるスルーホール
を、メモリセル形成領域と第１層間絶縁層との間に形成
している。このため、第１層間絶縁層上にスルーホール
を形成する場合に比べてスルーホールの深さを大きくす
ることができる。したがって、オーバエッチングの際に
スルーホール内の導電層が全部除去され、さらに下層導
電層が削られるということがなくなる。よって上層配線
層と下層配線層との電気的接続を良好に行なうことがで
きる。

【００８０】この発明の第２の局面はセルプレートの一
部である下層配線層を、メモリセル形成領域と第１層間
絶縁層との間の領域であって、第１層間絶縁層の上面部
より下の位置に形成している。そして、半導体基板の主
表面上に形成された第２層間絶縁層を選択的にエッチン
グ除去し、メモリセル形成領域と第１層間絶縁層との間
であって、下層配線層に到達するスルーホールを形成し
ている。このため第１層間絶縁層上にスルーホールを形
成する場合に比べてスルーホールの深さが大きくなる。
したがって、オーバエッチングの際にスルーホール内の
導電層が全部除去され、さらに下層配線層が削られると
いうことがなくなる。よって上層配線層と下層配線層と
の電気的接続を良好に行なうことができる。

【図面の簡単な説明】

【図１】この発明の第１実施例の断面図である。

【図２】この発明の第１実施例の製造方法の第１工程を
示すシリコン基板の断面図である。

【図３】この発明の第１実施例の製造方法の第２工程を
示すシリコン基板の断面図である。

【図４】この発明の第１実施例の製造方法の第３工程を
示すシリコン基板の断面図である。

【図５】この発明の第１実施例の製造方法の第４工程を
示すシリコン基板の断面図である。

【図６】この発明の第１実施例の製造方法の第５工程を
示すシリコン基板の断面図である。

【図７】この発明の第１実施例の製造方法の第６工程を
示すシリコン基板の断面図である。

【図８】この発明の第１実施例の製造方法の第７工程を
示すシリコン基板の断面図である。

【図９】この発明の第１実施例の製造方法の第８工程を
示すシリコン基板の断面図である。

【図１０】この発明の第１実施例の製造方法の第９工程
を示すシリコン基板の断面図である。

【図１１】この発明の第１実施例の製造方法の第１０工
程を示すシリコン基板の断面図である。

【図１２】この発明の第１実施例の製造方法の第１１工
程を示すシリコン基板の断面図である。

【図１３】この発明の第１実施例の製造方法の第１２工
程を示すシリコン基板の断面図である。

【図１４】この発明の第１実施例の製造方法の第１３工
程を示すシリコン基板の断面図である。

【図１５】この発明の第１実施例の製造方法の第１４工
程を示すシリコン基板の断面図である。

【図１６】この発明の第１実施例の製造方法の第１５工
程を示すシリコン基板の断面図である。

【図１７】この発明の第１実施例の製造方法の第１６工
程を示すシリコン基板の断面図である。

【図１８】この発明の第１実施例の製造方法の第１７工
程を示すシリコン基板の断面図である。

【図１９】この発明の第１実施例の製造方法の第１８工
程を示すシリコン基板の断面図である。

【図２０】この発明の第１実施例の製造方法の第１９工
程を示すシリコン基板の断面図である。

【図２１】この発明の第１実施例の製造方法の第２０工
程を示すシリコン基板の断面図である。

【図２２】この発明の第１実施例の製造方法の第２１工
程を示すシリコン基板の断面図である。

【図２３】この発明の第１実施例の製造方法の第２２工
程を示すシリコン基板の断面図である。

【図２４】この発明の第１実施例の製造方法の第２３工
程を示すシリコン基板の断面図である。

【図２５】この発明の第１実施例の製造方法の第２４工
程を示すシリコン基板の断面図である。

【図２６】この発明の第１実施例の製造方法の第２５工
程を示すシリコン基板の断面図である。

【図２７】この発明の第２実施例の製造方法の第１工程
を示すシリコン基板の断面図である。

【図２８】この発明の第２実施例の製造方法の第２工程
を示すシリコン基板の断面図である。

【図２９】この発明の第２実施例の製造方法の第３工程
を示すシリコン基板の断面図である。

【図３０】この発明の第３実施例の製造方法の第１工程
を示すシリコン基板の断面図である。

【図３１】この発明の第３実施例の製造方法の第２工程
を示すシリコン基板の断面図である。

【図３２】この発明の第３実施例の製造方法の第３工程
を示すシリコン基板の断面図である。

【図３３】この発明の第４実施例の断面図である。

【図３４】従来のＤＲＡＭのブロック図である。

【図３５】従来のメモリセルの等価回路図である。

【図３６】従来のスタックトタイプキャパシタを備えた
メモリセルの断面構造図である。

【図３７】従来の他のタイプのスタックトタイプキャパ
シタを備えたメモリセルの断面構造図である。

【図３８】図３７に示すキャパシタの製造方法の第１工
程を示すシリコン基板の断面図である。

【図３９】図３７に示すキャパシタの製造方法の第２工
程を示すシリコン基板の断面図である。

【図４０】図３７に示すキャパシタの製造方法の第３工
程を示すシリコン基板の断面図である。

【図４１】図３７に示すキャパシタの製造方法の第４工
程を示すシリコン基板の断面図である。

【図４２】図３７に示すキャパシタの製造方法の第５工
程を示すシリコン基板の断面図である。

【図４３】図３７に示すキャパシタの製造方法の第６工
程を示すシリコン基板の断面図である。

【図４４】図３７に示すキャパシタの製造方法の第７工
程を示すシリコン基板の断面図である。

【図４５】図３７に示すキャパシタの製造方法の第８工
程を示すシリコン基板の断面図である。

【図４６】図３７に示すキャパシタの製造方法の第９工
程を示すシリコン基板の断面図である。

【図４７】図３７に示すキャパシタの製造方法の第１０
工程を示すシリコン基板の断面図である。

【図４８】図３７に示すキャパシタの製造方法の第１１
工程を示すシリコン基板の断面図である。

【図４９】図３７に示すキャパシタの製造方法の第１２
工程を示すシリコン基板の断面図である。

【図５０】図３７に示すキャパシタの製造方法の第１３
工程を示すシリコン基板の断面図である。

【図５１】図３７に示すキャパシタの製造方法の第１４
工程を示すシリコン基板の断面図である。

【図５２】下層配線層と上層配線層との電気的接続をす
るための第１工程を示すシリコン基板の断面図である。

【図５３】下層配線層と上層配線層との電気的接続をす
るための第２工程を示すシリコン基板の断面図である。

【図５４】下層配線層と上層配線層との電気的接続をす
るための第３工程を示すシリコン基板の断面図である。

【図５５】下層配線層と上層配線層との電気的接続をす
るための第４工程を示すシリコン基板の断面図である。

【図５６】下層配線層と上層配線層との電気的接続をす
るための第５工程を示すシリコン基板の断面図である。

【図５７】下層配線層と上層配線層との電気的接続をす
るための第６工程を示すシリコン基板の断面図である。

【符号の説明】

８１ シリコン基板 ８３ｃ ソース／ドレイン領域 ８５ ストレージノード ９１ セルプレート ９３ シリコン酸化膜 ９５ａ スルーホール １０１ａ タングステン膜 １０３ａ 上層配線膜 １０７ａ フィールド酸化膜 １０９ 下層配線膜 １１１ 主表面

フロントページの続き (56)参考文献 特開 平４−30465（ＪＰ，Ａ) 特開 平５−299599（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 27/10 H01L 21/768

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 主表面を有する半導体基板と、前記主表
   面に形成された不純物領域と、前記不純物領域に電気的
   に接続するように形成され、前記主表面に対して上方に
   延びた部分を有するストレージノードと、前記ストレー
   ジノードの表面に形成された誘電体層と、前記誘電体層
   の表面に形成されたセルプレートと、を含むメモリセル
   が形成されたメモリセル形成領域と、 前記主表面上であって、かつ前記メモリセル形成領域と
   離れた位置に形成された第１層間絶縁層と、 前記メモリセル形成領域と前記第１層間絶縁層との間で
   あって、前記第１層間絶縁層の上面部より下に形成さ
   れ、前記セルプレートの一部である下層配線層と、 前記メモリセル形成領域と前記第１層間絶縁層との間に
   形成され、前記下層配線層を露出させるスルーホールを
   有する第２層間絶縁層と、 前記第２層間絶縁層上に形成され、前記スルーホールを
   介して前記下層配線層と電気的に接続された上層配線層
   と、 を備えた半導体記憶装置。
2. 【請求項２】 主表面にメモリセル形成領域のある半導
   体基板の前記主表面上であって、前記メモリセル形成領
   域と離れた位置に第１層間絶縁層を形成する工程と、 前記メモリセル形成領域上に、前記主表面に対して上方
   に延びた部分を有するストレージノードを形成する工程
   と、 前記ストレージノードの表面に誘電体層を形成する工程
   と、 前記誘電体層の表面にセルプレートを形成する工程と、 前記メモリセル形成領域と前記第１層間絶縁層との間の
   領域であって、前記第１層間絶縁層の上面部より下の位
   置に前記セルプレートの一部である下層配線層を形成す
   る工程と、 前記主表面上に第２層間絶縁層を形成する工程と、 前記第２層間絶縁層を選択的にエッチング除去し、前記
   メモリセル形成領域と前記第１層間絶縁層との間であっ
   て、前記下層配線層に到達するスルーホールを形成する
   工程と、 前記スルーホールが埋まるように、前記第２層間絶縁層
   上に導電層を形成する工程と、 前記スルーホール内の前記導電層を残して、前記導電層
   をエッチング除去する工程と、 前記第２層間絶縁層上に、前記スルーホール内の前記導
   電層と電気的に接続された上層配線層を形成する工程
   と、 を備えた半導体記憶装置の製造方法。