KR930010090B1 - 반도체 기억장치 및 그 제조방법 - Google Patents

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내용 없음.

Description

반도체 기억장치 및 그 제조방법

제 1 도는 이 발명의 제 1 의 실시예에 의한 DRAM의 메모리셀 어레이의 평면구조도.

제 2 도는 제 1 도중의 절단선 II-II에 따른 방향으로부터의 메모리셀의 단면 구조도.

제 3a 도∼제 3m 도는 제 2 도에 표시되는 DRAM의 메모리셀의 제조공정 단면도.

제 4 도는 이 발명의 제 2 의 실시예에 의한 DRAM의 메모리셀의 단면구조도.

제 5a 도∼제 5h 도는 제 9 도에 표시하는 DRAM의 메모리셀의 주요한 제조공정도.

제 6 도는 종래의 DRAM의 블럭도.

제 7 도는 종래의 DRAM의 메모리셀의 등가 회로도.

제 8 도는 종래의 한 예를 표시하는 DRAM의 스택트타입 캐패시터를 구비한 메모리셀의 단면 구조도.

제 9 도는 종래의 다른 실시예를 표시하는 DRAM의 메모리의 단면구조도,

제 10a 도∼제 10 f도는 제 9 도에 표시하는 DRAM의 메모리셀의 제조공정 단면도.

* 도면의 주요부분에 대한 부호의 설명

1 : 실리콘기판 3 : 트랜스퍼 게이트 트랜지스터

4a, 4b, 4c, 4d : 워드선(게이트전극) 5 : 게이트 절연막

6 : 소스, 드레인영역 10 : 캐패시터

11 : 하부전극 11a : 하부전극의 베이스부분

11b : 하부전극의 입벽(入壁)부분 12 : 유전체층

13 : 상부전극 15 : 비트선

16 : 비트선 콘택트부 17 : 캐패시터 콘택트부

21 : 질화막 25 : 다결정 실리콘막

31 : 캐패시터 분리층

(도면중, 동일부호는 동일 또는 상당부분을 표시한다.)

이 발명은, 반도체 기억장치에 관하고, 특히 다이내믹 랜덤 액세스 메모리(DRAM)의 미세화에 수반하는 캐패시터 용량을 개선할 수 있는 구조 및 그 제조방법에 관한 것이다.

근년, 반도체기억장치는 컴퓨터등의 정보기기의 눈부신 보급에 의하여 수요가 급속하게 확대되고 있다.

다시금, 기능적으로는 대규모의 기억용량을 가지고 있고, 또 고속동작이 가능한 것이 요구되고 있다. 이것에 수반하여, 반도체 기억장치의 고집적화 및 고속응답성 혹은 고신뢰성에 관하는 기술개발이 진행되고 있다. 반도체 기억장치중, 기억정보의 랜덤 입출력이 가능한 것에 DRAM이 있다.

일반적으로는, DRAM은 다수의 기억정보를 축적하는 기억영역인 메모리셀 어레이와, 외부와의 입출력에 필요한 주변회로로 구성되어 있다.

제 6 도는, 일반적인 DRAM의 구성을 표시하는 블럭도이다.

본 도면에 있어서, DRAM(50)은, 기억정보의 데이터신호를 축적하기 위한 메모리셀어레이(51)와, 단위기억회로를 구성하는 메모리셀을 선택하기 위한 어드레스신호를 외부로부터 받기 위한 로우앤드 컬럼 어드레스 버퍼(52)와, 그 어드레스신호를 해독하는 것에 의하여 메모리셀을 지정하기 위한 로우디코더(53) 및 컬럼디코더(54)와, 지정된 메모리셀에 축적된 신호를 증폭하여 판독하는 센스리플랙쉬앰프(55)와, 데이터 입출력을 위한 데이터인버퍼(56) 및 데이터아웃버퍼(57) 및 클럭신호를 발생하는 클럭제네레이터(58)와를 포함하고 있다.

반도체 칩상에서 큰 면적을 전하는 메모리셀 어레이(51)는, 단위기억정보를 축적하기 위한 메모리셀이 매트릭상으로 복수개 배열되어 형성되어 있다.

제 7 도는, 메모리셀 어레이(51)를 구성하는 메모리셀의 4비트몫의 등가회로도를 표시하고 있다.

표시된 메모리셀은, 한개의 MOS(Metal Oxide Semiconductor) 트랜지스터와 이것에 접속된 한개의 캐패시터로 구성되는 소위 1 트랜지스터 1 캐패시터형의 메모리셀을 표시하고 있다.

이 타입의 메모리셀은 구조가 간단하기 때문에 메모리셀어레이의 집적도를 향상시키는 것이 용이하고, 대용량의 DRAM에 넓게 사용되고 있다. 또, DRAM의 메모리셀은, 캐패시터의 구조에 의하여 몇개의 타입으로 나누어 질수가 있다.

제 8 도는, 전형적인 스택트타입 캐패시터를 가지는 메모리셀의 단면구조도이고, 예를 들면 특공개 60-2784호 공보등에 표시되어 있다.

제 8 도를 참조하여, 메모리셀은 한개의 트랜스퍼 게이트 트랜지스터와 한개의 스택트타입의 캐패시터(이하 스택트타입 캐패시터라고 칭함)와를 구비한다.

트랜스퍼 게이트 트랜지스터는, 실리콘기판(1) 표면에 형성된 한쌍의 소스, 드레인 영역(6, 6)과, 실리콘 기판 표면상에 절연층을 사이에 두고 형성된 게이트 전극(워드선)(4)와를 구비한다. 스택트타입 캐패시터는 게이트 전극(4)의 상부로부터 필드분리막(2)의 상부에 까지 연재(延在)하고, 또 일부가 소스, 드레인 영역(6, 6)의 한쪽에 접속된 하부전극(스토레이지노드)(11)과 하부전극(11)의 표면상에 형성된 유전체층(12)과, 다시금 그 표면상에 형성된 상부전극(셀플레이트)(13)과로 구성된다.

다시금, 캐패시터의 상부에는 층간 절연층(20)을 사이에 두고 비트선(15)이 형성되고, 비트선(15)은 비트선 콘택트부(16)를 사이에 두고 트랜스퍼 게이트 트랜지스터의 다른 쪽의 소스, 드레인 영역(6)에 접속되어 있다. 이 스택트타입 캐패시터의 특징점은 캐패시터의 주요부를 게이트 전극이나 필드분리막의 상부에까지 연재시키는 것에 의하여 캐패시터의 전극간의 대향면적을 증대시켜서 캐패시터 용량을 확보시키고 있는 것이다.

일반적으로, 캐패시터의 용량은 전극간의 대향면적에 비례하고, 유전체층의 두께에 반비례한다.

따라서 캐패시터 용량의 증대라는 점에서 캐패시터의 전극간 대향면적을 증대시키는 것이 바람직하다.

한편, DRAM의 고집적화에 수반하여 메모리셀사이즈는 큰 쪽으로 축소되어 있다. 따라서 캐패시터 형성영역도 마찬가지로 평면적인 점유면적이 감소되는 경향이 있다. 그렇지만 기억장치로서의 DRAM의 안정동작, 신뢰성의 관점에서 1비트의 메모리셀에 축적할 수 있는 전하량을 감소시킬수는 없다.

이와 같은 상반되는 제약조건을 만족시키기 위하여, 캐패시터의 구조는 캐패시터의 평면적인 점유면적을 감소시켜서, 또한 전극간의 대향면적을 증대할 수 있는 구조의 개량이 여러가지형으로 제안되었다.

제 9 도는 「Symposium on VLSI Tech.p65(1989)」에 계제된 소위 원통형의 스택트타입 캐패시터를 구비한 메모리셀의 단면구조도이다.

제 9 도를 참조하여, 트랜스퍼 게이트 트랜지스터는 그 주위를 절연층(22)으로 덮여진 게이트 전극(워드선)(4C)을 구비한다. 또한 소스, 드레인 영역을 도시가 생략되어 있다. 다시금, 워드선(4d)은 그 주위를 절연층(22)에 의하여 덮여지고, 또, 실리콘기판(1) 표면상에 씰드게이트 절연막(41)을 사이에 두고 형성된 씰드전극(40)의 표면상에 형성되어 있다. 캐패시터의 하부전극(11)은 게이트전극(4c) 및 워드선(4d)의 표면을 덮은 절연층(22)의 표면상에 형성된 베이스부분(11a)과, 베이스부분(11a) 표면으로부터 연직상방으로 원통상으로 뻗은 원통부분(11b)으로 구성된다.

다시금, 하부전극(11)의 표면에는 유전체층 및 상부전극이 순차로 적층된다(도시하지 않음).

원통형 스택트타입 캐패시터는 전하축적영역으로서 베이스부분(11a) 뿐만아니라 원통부분(11b)도 이용하는 것이 가능하고, 특히 이 원통부분(11b)에 의하여 캐패시터의 평면점유 면적을 증대시키는 일 없이 캐패시터 용량을 증대하는 것이 가능하게 된다. 또 절연층(22)의 표면상에는 부분적으로 질화막(42)이 남는다.

다음에 제 9 도에 표시되는 메모리셀의 제조공정에 관하여 제 10a 도 내지 제 10f 도를 참조하여 설명한다.

우선 제 10a 도를 참조하여, 실리콘기판(1) 표면에 씰드게이트 절연막(41), 씰드전극(40), 워드선(4c, 4d), 절연층(22) 및 질화막(42)를 소정의 형상으로 형성한다.

다음에 제 10b 도를 참조하여, 실리콘기판(1) 표면상에 다결정 실리콘층을 퇴적하고, 소정의 형상으로 패터닝 한다. 이것에 의하여 캐패시터의 하부전극(11)의 베이스부분(11a)이 형성된다.

다시금 제 10c 도를 참조하여, 전면에 절연층(43)을 두껍게 형성한다. 그리고 에칭에 의하여 절연층(43)중에 하부전극의 베이스부분(11a)에 도달하는 구멍트인부(44)를 형성한다. 다시금 이 구멍트인부(44)의 내부표면 및 절연층(43)의 표면상에 다결정 실리콘층(11b)을 퇴적한다.

다시금 제 10d 도를 참조하여, 이방성에칭에 의하여 다결정 실리콘층(110b)을 선택적으로 에칭제거한다.

이것에 의하여, 캐패시터의 하부전극(11)의 베이스부분(11a)의 표면으로부터 연직상방으로 뻗은 원통부분(11b)이 형성되고 하부전극(11)이 완성된다.

다시금 제 10e 도에 표시하는 바와 같이, 하부전극(11)의 표면상에 순차로 유전체층(12) 및 상부전극(13)을 형성한다.

다시금 제 10e 도에 표시하는 바와 같이, 실리콘기판(1) 표면상의 전체를 층간 절연층(20)으로 덮은후, 소정의 위치에 콘택트홀을 형성하고 콘택트홀의 내부에 비트선콘택트부(16)를 형성한다.

그후 층간 절연층(20) 표면상에 비트선 콘택트부(16)와 접속되는 비트선이 형성된다(도시하지 않음). 그런데 다시금 DRAM의 대용량화가 진행되면, 상기의 원통형 스택트타입 캐패시터에 있어서는, 다시금 하부전극(11)의 베이스부분(11a)의 평면점유면적의 축소가 불가피하게 된다. 이 베이스부분(11a)은 평면점유면적의 감소의 비율에 비례적으로 감소하는 평탄한 표면영역이 많이 존재한다.

또 원통부분(11b)에 있어서는 원통부분(11b)의 내부표면 및 외표면을 공히 용량부분으로서 이용하고 있으며, 캐패시터의 전용량영역이 전하는 비율이 증대한다.

따라서 감소한 캐패시터 평면점유영역에 최대한으로 원통부분을 이용하는 것이 중요하게 된다. 또, 종래의 원통상 스택트타입 캐패시터는 하부전극(11)의 베이스부분(11a)과 원통부분(11b)과는 다른 제조공정에 있어서 형성되어 있다. 그러므로, 복수의 막형성 공정이나 마스크패터닝 공정을 필요로 하고 제조공정이 복잡하였다.

다시금 하부전극(11)의 베이스부분(11a)과 원통부분(11b)과의 접속부분에서는 하부전극(11)의 표면상에 형성되는 유전체층의 절연신뢰성이 열화한다는 문제도 생겼다.

따라서 이 발명은 상기와 같은 문제점을 해소하기 위하여 이루어진 것이며, 고집적화가 가능하고, 또한 소정의 캐패시터용량을 구비한 캐패시터를 가지는 반도체 기억장치의 구조 및 그 제조방법을 제공하는 것을 목적으로 한다.

청구항 1에 관한 반도체 기억장치는, 주표면을 가지고 있고 이 주표면에 제 1 도 전형의 불순물 영역을 가지는 제 2 도전형의 반도체기판과, 반도체기판의 주표면상에 형성되고, 불순물 영역에 도달하는 구멍트인 부분을 가지는 절연층과를 구비한다.

다시금 불순물영역의 표면상 및 절연층의 표면상에 접하여 형성된 제 1 의 부분과, 제 1 의 부분의 가장 바깥둘레에 따라서 또한 반도체기판의 주표면에 대하여 연직상방으로 뻗은 제 2 의 부분과를 가지는 제 1 전극층을 구비한다. 제 1 전극층의 표면상에는 유전체층이 형성되고 다시금 유전체층의 표면상에는 제 2 전극층이 형성되어 있다.

청구항 2에 관한 반도체 기억장치는 단위기억정보를 축적하는 메모리셀이 복수개 배열된 메모리셀 어레이를 구비하고 있다. 그리고 주표면을 가지는 반도체 기판과, 반도체 기판의 주표면상에 서로 평행으로 뻗은 복수의 워드선과, 반도체기판의 주표면상에서 복수의 워드선에 직교하는 방향으로 뻗은 복수의 비트선과, 비트선과 워드선과의 교차부근방에 배치된 메모리셀과를 구비한다.

메모리셀의 각각은, 한개의 트랜스퍼 게이트 트랜지스터와 한개의 캐패시터와를 구비한다. 다시금 트랜스퍼 게이트 트랜지스터는 서로 인접하는 비트선의 사이에 위치하는 반도체기판의 주표면에 비트선에 따른 방향으로 형성된 한쌍의 불순물 영역과 한쌍의 불순물영역의 사이의 반도체기판의 주표면상에 게이트절연층을 사이에 두고 형성된 워드선의 일부로 구성되는 게이트 전극과를 구비한다. 다시금 캐패시터는 트랜스퍼 게이트 트랜지스터의 한쌍의 불순물영역의 한쪽측의 표면상과 트랜스퍼 게이트 트랜지스터의 표면상을 덮는 층간 절연층의 표면상과에 접하여 형성된 제 1 의 부분과 제 1 의 부분의 가장 바깥둘레를 따라 또한 반도체기판의 주표면에 대하여 연직상방으로 뻗은 제 2 의 부분과를 가지는 제 1 전극층과 제 1 전극층의 표면상을 덮는 유전체층과 유전체층의 표면상을 덮는 제 2 전극층과를 구비한다.

그리고 비트선은 캐패시터의 제 1 전극층의 제 2 의 부분보다도 반도체기판의 주표면에 가까운 위치에 형성되어 있다.

청구항 3에 관한 반도체 기억장치는 반도체기판의 주표면상을 덮는 절연층의 표면상에 실려서, 또한 서로 분리하여 형성된 제 1 및 제 2 의 스택트타입 캐패시터를 가지고 있고, 그 제조방법은 아래의 공정을 포함한다.

우선 반도체기판의 주표면상에 절연층을 형성하고, 절연층의 표면상의 제 1 과 제 2 의 캐패시터의 분리영역상에 거의 연직의 측면을 가지는 캐패시터 분리층을 형성한다.

그리고 절연층의 소정위치에 반도체기판의 주표면에 도달하는 콘택트홀을 형성하고, 이 콘택트홀의 내부표면과 절연층의 표면상과 캐패시터 분리층의 표면상과에 제 1 도전층을 형성한다.

다음에 제 1 도전층의 표면상에 제 1 도전층과 에칭비의 다른 에치백층을 형성하고, 이 에치백층을 에칭하여 캐패시터 분리층의 상부표면상에 위치하는 제 1 도전층의 표면을 노출시킨다. 다시금 에치백층으로부터 노출한 제 1 도전층을 부분적으로 에칭제거하고 제 1 도전층을 제 1 의 캐패시터 부분과 제 2 의 캐패시터 부분과로 분리한다. 그후 캐패시터 분리층 및 에치백층을 제거하고, 제 1 도전층의 표면상에 유전체층 및 제 2 전극층을 형성한다.

다시금 청구항 4에 관하는 반도체 기억장치는, 반도체기판의 주표면상에 덮는 절연층의 표면상에 실려서, 또한 서로 분리하여 형성된 제 1 및 제 2 의 스택트타입의 캐패시터를 가지고 있고 그 제조방법은 아래의 공정을 포함한다. 반도체기판의 주표면상에 절연층을 형성한 후 절연층의 표면상에 에칭스톱층을 형성한다. 그리고 에칭스톱층의 표면상의 제 1 과 제 2 의 캐패시터의 분리영역상에 연직인 측면을 가지는 캐패시터 분리층을 형성한다. 다시금 절연층 및 에칭스톱층의 소정위치에 반도체기판의 주표면에 도달하는 콘택트홀을 형성하고 이 콘택트홀의 내부표면과 에칭스톱층의 표면상과 캐패시터 분리층의 표면상과에 제 1 도전층을 형성한다.

다시금 제 1 도전층의 표면상에 제 1 도전층과 에칭비의 다른 에치백층을 형성하고 이 에치백층을 에칭하여 캐패시터분리층의 상부표면상에 위치하는 제 1 도전층의 표면을 노출시킨다. 다시금 에칭백층으로부터 노출한 제 1 도전층을 부분적으로 에칭제거하고, 제 1 도전층을 제 1 의 캐패시터 부분과 제 2 의 캐패시터부분과로 분리한다. 그후 캐패시터 분리층 및 에칭백층을 제거한다. 다시금 제 1 도전층의 표면상에 유전체층을 형성한다.

청구항 1에 관한 발명에 있어서는 캐패시터의 하부전극의 제 2 의 부분은 상대적으로 평탄하게 형성된 제 1 의 부분의 가장 바깥둘레부로부터 연직상방으로 뻗어서 형성되어 있다. 이 제 2 의 부분을 제 1 의 부분의 가장 바깥둘레에 따라서 형성하는 것에 의하여 제 2 의 부분이 둘러쌓는 평면점유면적의 증대비율에 비하여 제 2 의 부분의 유효용량영역이 지수적으로 증대한다.

이것에 의하여 캐패시터의 평면점유면적을 감소하여도 오히려 또한 캐패시터의 용량의 확보 혹은 증대가 가능하게 된다.

청구항 2에 관한 발명에 있어서는 비트선을 캐패시터의 하부전극의 아래쪽으로 배치하는 것에 의하여 서로 인접하는 메모리셀의 캐패시터간에 비트선콘택트가 배치되는 것을 방지하고 있다. 이것에 의하여 서로 인접하는 캐패시터간의 분리영역을 미소화하고 소자구조의 축소화 혹은 캐패시터의 평면점유면적의 증대를 꾀할 수가 있다.

청구항 3에 관한 발명에 있어서는 서로 인접하는 캐패시터간의 분리영역에 상당하는 영역에 캐패시터 분리층을 형성하고 이 캐패시터 분리층의 측벽등을 이용하는 것에 의하여 캐패시터의 하부전극의 일체성형을 가능하도록 하고 있다.

다시금 청구항 4에 관한 발명에 있어서는 절연층과 캐패시터 분리층과의 사이에 에칭스톱층을 형성하는 것에 의하여, 캐패시터 분리층의 형성에 사용되는 에치백시의 종점검출 정밀도를 향상시키고 있다.

[실시예]

아래에 이 발명의 한실시예를 사용하여 상세히 설명한다.

제 1 도는 이 발명의 제 1 의 실시예에 의한 DRAM의 메모리셀 어레이의 평면 구조도이고, 제 2 도는 제 1 도중의 절단선 II-II선에 따른 방향으로부터의 단면 구조도이다.

우선 주로 제 1 도를 참조하여 실리콘기판(1) 표면에는 행방향으로 평행으로 뻗은 복수의 워드선(4a, 4b, 4c, 4d)과 열방향으로 서로 평행으로 뻗은 복수의 비트선(15, 15, 15) 및 워드선과 비트선과의 교체부근방에 배치된 복수의 메모리셀(MC)이 형성되어 있다.

제 1 도 및 제 2 도를 참조하여, 메모리셀은 한개의 트랜스퍼 게이트 트랜지스터(3)와 한개의 캐패시터(10)와로 구성된다. 트랜지스터(3)는 실리콘기판(1) 표면에 형성된 한쌍의 소스 드레인 영역(6, 6) 소스, 드레인 영역(6, 6)의 사이에 위치하는 실리콘기판(1)의 표면상에 게이트 절연막(5)을 사이에 두고 형성된 게이트 전극(워드선)(4b, 4c)과를 구비한다.

게이트 전극(4b, 4d)의 주위는 절연층(22)에 의하여 덮여져 있다. 다시금 트랜스퍼 게이트 트랜지스터(3)가 형성된 실리콘기판(1) 표면상은 두꺼운 층간 절연층(20)이 형성되어 있다. 층간 절연층(20)의 소정영역에는 트랜스퍼 게이트 트랜지스터(3)의 한쪽의 소스, 드레인 영역(6)에 도달하는 콘택트홀(14)이 형성되어 있다. 캐패시터(10)는 하부전극(스토레이지노드)(11)과, 유전체층(12) 및 상부전극(셀플레이트)(13)의 적층구조로서 구성된다.

하부전극(11)은 콘택트홀(14)의 내부표면상 및 층간 절연층(20)의 표면상에 형성된 질화막(21)의 표면상에 접하여 형성된 베이스부분(제 1 의 부분)(11)과, 이 베이스부분(11a)이 가장 바깥둘레에 따라서 연직상방으로 뻗어서 형성된 입벽부분(제 2 의 부분)(11b)의 2개의 부분으로 이루어진다. 또한 이 베이스부분(11a)과 입벽부분(11b)은 불순물이 도입된 다결정 실리콘층에 의하여 일체적으로 형성되어 있다.

하부전극(11)의 표면상에는 유전체층(12)이 형성되어 있다. 특히 유전체층(12)은 하부전극(11)의 입벽부분(11b)의 내측면 및 외측면의 양면을 덮도록 형성되어 있다.

따라서, 이 하부전극(11)의 입벽부분(11b)은 내외측면의 양쪽 공히 용량부분을 구성한다. 유전체막(12)으로서는 산화막, 질화막 혹은 산화막과 질화막의 복합막 혹은 금속산화막등이 사용된다. 유전체층(12)의 표면상에는 상부전극(13)이 형성된다. 상부전극(13)은 메모리셀어레이의 거의 전면을 덮도록 형성된다. 또 상부전극(13)은 불순물이 도입된 다결정 실리콘 혹은 고융점금속등의 금속층등이 사용된다.

상부전극(13)의 표면상은 절연층(23)에 의하여 덮여진다. 그리고 절연층(23) 표면상에는 소정형상의 배선층(24, 24)이 형성된다. 트랜스퍼 게이트 트랜지스터(3)의 한쪽측의 소스, 드레인 영역(6)에는 비트선(15)이 접속되어 있다. 비트선(15)은 캐패시터(10)의 하부전극(11)의 입벽부분(11b)이나 베이스부분(11a)의 주요부보다도 낮은 위치에 형성되어 있다.

재차 제 1 도를 참조하여, 비트선(15)은 비트선 콘택트부(16)에 있어서 그 선폭이 부분적으로 크게 형성되어 있다. 또 트랜스퍼 게이트 트랜지스터(3)의 소스, 드레인 영역(6)의 한쪽측에는 비트선(15)과 콘택트되는 영역에 있어서의 비트선(15)의 하부영역에까지 연재하고 있다. 그리고 그 연재한 소스, 드레인 영역(6)과 선폭이 확대된 비트선(15)의 콘택트부(16)에 의하여 비트선과의 콘택트가 형성되어 있다.

이와같이 소스, 드레인 영역(6)과 비트선(15)과의 콘택트부를 서로 연장하는 것에 의하여 콘택트를 형성하고 있기 때문에, 비트선(15)과 트랜스퍼 게이트 트랜지스터의 한쌍의 불순물영역(6, 6)은 서로 평행으로 구성할 수가 있다.

또 제 2 도를 참조하여 서로 인접하는 캐패시터(10, 10)사이의 분리영역(18)은 가능한한 좁게 구성할 수가 있다. 다시 말하면, 캐패시터(10)의 하부전극(11)의 베이스부분(11a)의 평면영역을 확대하는 것이 가능하게 된다. 따라서 하부전극의 베이스부분(11a)의 평면 점유면적을 확대하고 다시 그 가장 바깥둘레에 위치하는 입벽부분(11b)의 둘레길이도 확대하게 되는 것에 의하여 캐패시터(10) 전체의 캐패시터 용량이 증대된다.

또한 제 1 도에 표시되는 바와 같이 캐패시터(10)의 평면형상은 장방형상으로 표시되어 있지만 이것은 모식적인 표현에 지나지 않으며 실제에는 장방형의 각이 둥근 긴 타원형 혹은 원통형으로 형성된다.

다음에 제 3a 도 내지 제 3m 도를 사용하여 제 2 도에 표시되는 메모리셀의 단면구조의 제조공정에 관하여 설명한다.

우선 제 3a 도에 표시하는 바와 같이 실리콘기판(1)의 주표면상의 소정영역에 필드산화막(2) 및 채널스톱영역(도시하지 않음)이 형성된다. 다시금 실리콘기판(1)의 표면에 열산화막(5), CVD법에 의한 다결정 실리콘층(4) 및 산화막(22a)이 순차로 형성된다.

다음에 제 3b 도에 표시하는 바와 같이, 포토리소그래피 및 에칭법을 사용하여 워드선(4a, 4b, 4c, 4d)이 형성된다. 워드선(4a∼4d)의 표면상에는 패터닝된 산화막(22a)이 남아 있다.

다시금 제 3c 도에 표시하는 바와 같이 CVD법을 사용하여 실리콘판(1)위의 전면에 산화막(22b)을 퇴적한다.

다시금 제 3d 도에 표시하는 바와 같이 산화막(22b)에 대하여 이방성에칭을 시행하는 것에 의하여 워드선(4a∼4d)의 주위에 산화막의 절연층(22)을 형성한다. 그리고, 절연층(22)에 덮여진 워드선(4a∼4d)을 마스크로하여 실리콘기판(1) 표면에 불순물이온(30)을 이온 주입하고, 트랜스퍼 게이트 트랜지스터의 소스, 드레인 영역(6, 6)을 형성한다.

다시금 제 3e 도에 표시하는 바와 같이 실리콘기판(1) 표면상에 도전층 예를 들면 도포드폴리 실리콘층 혹은 금속층, 다시금 금속실리사이드층등을 형성하고 소정의 형상으로 패터닝한다. 이것에 의하여 비트선(15) 및 비트선콘택트(16)가 형성된다.

다음에, 제 3f 도에 표시하는 바와 같이, 실리콘기판(1) 표면상에 층간 절연막(20)을 형성한다. 다시금, 층간 절연막(20)위에 예를 들면 막두께 100Å 이상의 질화막(21)을 형성한다. 다시금 질화막(21)의 표면상에 예를 들면 막두께 5000Å 이상의 산화막(31a)을 형성한다. 이 산화막(31a)의 막두께는 후공정에 있어서 캐패시터(10)의 하부전극(11)의 입벽부분(11b)의 높이를 규정한다. 따라서 이 막두께는 제품으로서의 DRAM의 캐패시터 용량의 설정치에 의하여 변동한다. 또 이 질화막(21) 및 산화막(31a)의 조합은 양자의 에칭에 대한 선택비가 다른 것과 같은 재료의 조합으로 선택되어 있다.

다시금 제 3g 도에 표시하는 바와 같이 산화막(31a)을 에칭법을 사용하여 패터닝하고 서로 인접하는 캐패시터간을 분리하기 위한 캐패시터 분리막(31)을 형성한다. 이 에칭공정에 있어서 질화막(21)은 산화막(31)에 대하여 다른 에칭속도를 가진다.

따라서 질화막(21)의 표면까지 에칭이 진행한즈음에 에칭속도가 저하한다. 이 기회를 잡아서 산화막(31a)의 에칭을 종료시킨다.

또 이 에칭에 있어서는 캐패시터 분리층(31)으로서 남는 영역이 에칭제거하는 영역에 비하여 미세하다. 에칭기술에 있어서는 미세한 구멍 뚫임 또는 홈파기 성형에 관해서는 미세가공상의 기술적 한계가 있으나 이와같은 잔여부분을 미세하게 할 경우에는 그와같은 기술적 한계가 적다. 그러므로 캐패시터 분리층(31)의 폭을 미세가공하는 것이 가능하고 최종적으로는 캐패시터간의 분리록을 미세하게 하는 것이 가능하게 된다.

다시금 제 3h 도에 표시하는 바와 같이 포토리소그래피 및 에칭법을 사용하여 소스, 드레인 영역(6)에 도달하는 콘택트홀(14 : 14)을 형성한다. 다시금 제 3i 도에 표시하는 바와 같이 CVD법에 사용하여 다결정 실리콘층(110)을 콘택트홀(14)의 내부표면 질화막(21)의 표면상 및 캐패시터 분리층(31)의 표면상에 퇴적한다. 그리고 다결정 실리콘층(110)의 표면상에 레지스트(에치백층)(32)를 두껍게 도포한다.

다시금, 제 3j 도에 표시하는 바와 같이 레지스트(32)를 에치백하고 다결정 실리콘층(110)의 일부를 노출시킨다.

다시금 제 3k 도에 표시하는 바와 같이 노출한 다결정 실리콘층(110) 표면을 이방성 에칭등을 사용하여 선택적으로 제거한다. 이것에 의하여 캐패시터 분리층(31)의 표면상에 있어서 다결정 실리콘층(110)이 분리되고, 각각 캐패시터의 하부전극(11)이 형성된다.

다시금 제 3l 도에 표시하는 바와 같이 레지스트(32)를 에칭 제거하고 다시금 캐패시터 분리층(31)을 불산등으로 제거한다. 그리고 하부전극(11)의 표면에 예를 들면 질화막등의 유전체층(12)을 형성한다.

그리고 제 3m 도에 표시하는 바와 같이 유전체층(12)의 표면상에 CVD법을 사용하여 다결정 실리콘층 등이 상부전극(13)을 형성한다. 그후 절연층(23) 및 배선층(24)등을 형성하여 DRAM의 메모리셀의 제조공정이 완료된다.

다음에 이 발명의 제 2 의 실시예에 의한 DRAM의 메모리셀에 관하여 설명한다.

제 4 도는 제 1 의 실시예를 표시한 제 2 도에 상당하는 메모리셀의 단면구조도이다.

제 4 도를 참조하여 제 2 의 실시예의 특징점은 층간 절연층(20)의 표면상에 형성되는 에칭스톱층으로서 다결정 실리콘층(25)을 사용한 것이다.

이 다결정 실리콘층(25)은 후술하는 제조공정에 있어서 오버에칭을 방지하기 위하여 사용되는 것이지만 완성후에는 캐패시터의 하부전극(11)과 일체로되며 하부전극(11)을 구성한다. 다음에 제 4 도에 표시되는 DRAM의 메모리셀의 제조공정에 관하여 설명한다.

또한 이 제 2 의 실시예에 의한 메모리셀의 제조공정은 제 3a 도에 표시된 제 1 의 실시예에 의한 DRAM의 메모리셀의 제조공정과 많이 중복되기 때문에 여기서 특징적인 제조공정에 관하여서만 설명하고 다른 설명은 제 1 의 실시예를 참조하는 것으로 하고 그 기재를 생략한다.

우선 제 5a 도(제 3f 도에 대응)에 표시하는 바와 같이 층간 절연층(20)의 표면상에 CVD 법을 사용하여 다결정 실리콘층(25)을 퇴적한다.

다시금 그 표면상에 산화막(31a)을 형성한다. 이 다결정 실리콘층(25)은 에칭스톱층으로서 그 상층에 형성되는 산화막(31a)에 대하여 큰 에칭 선택비를 가진다.

다음에 제 5b 도(제 3g 도에 대응)에 표시하는 바와 같이 산화막(31a)을 선택적으로 에칭하고 캐패시터 분리층(31)을 형성한다. 이때 다결정 실리콘층(25)은 산화막(31a)의 에칭 종점검출에 이용되고, 하층의 층간절연층(20)이 오버에칭되는 것을 방지한다.

다시금 제 5c 도(제 3h 도에 대응)에 표시하는 바와같이, 포토리소그래피법 및 에칭법을 사용하여 다결정 실리콘층(25) 및 층간 절연층(20)중에 소스, 드레인 영역(6, 6)에 도달하는 콘택트홀(14)을 형성한다.

또 제 5d 도(제 3i 도에 대응)에 표시하는 바와같이 콘택트홀(14)의 내부표면 다결정 실리콘층(25) 표면상 및 캐패시터 분리층(31) 표면상에 다결정 실리콘층(110)을 퇴적한다. 그리고 다결정 실리콘층(110)의 표면상에 레지스트(32)를 두껍게 도포한다.

다시금 제 5e 도(제 3j 도에 대응)에 표시하는 바와같이, 레지스트(32)를 에치백하고, 다결정 실리콘층(110)의 표면을 노출시킨다.

다시금 제 5f 도(제 3k 도에 대응)에 표시하는 바와 같이 노출한 다결정 실리콘층(110)의 표면을 선택적으로 제거한다. 이것에 의하여, 캐패시터 분리층(31) 표면상의 다결정 실리콘층(110)이 제거되고, 서로 독립한 캐패시터의 하부전극(11, 11)이 형성된다.

다시금 제 5g 도에 표시하는 바와 같이 캐패시터 분리층(31) 및 이 캐패시터 분리층(31)의 하부에 위치하는 다결정 실리콘(25)을 선택적으로 제거한다. 이것에 의하여 서로 인접하는 캐패시터의 하부전극(11, 11)간은 절연분리된다.

그후 제 5h 도에 표시하는 바와같이 패터닝된 하부전극(11)의 표면상에 유전체(12)가 형성된다.

또한 상기 제 1 및 제 2 의 실시예에 있어서는 에치백층으로서 레지스트(32)를 사용한 경우에 관하여 표시하였으나, 이것에 한정되는 것은 아니고 예를 들면 CVD 실리콘 산화막등을 사용하여도 마찬가지의 효과를 줄 수가 있다.

이와같이 이 발명에 의한 반도체 기억장치는 기판상의 절연층 표면에 따라서 형성되는 제 1 의 캐패시터부분과 제 1 의 부분의 가장 바깥둘레부로부터 연직상방향으로 뻗어서 형성되는 제 2 의 캐패시터 부분과로 이루어지는 캐패시터구조를 구성한 것이므로, 캐패시터의 평면점유면적의 감소에 불구하고 캐패시터 용량의 증대 및 확보를 행하는 것이 가능하게 된다. 다시금 비트선을 캐패시터의 전극층의 주요부에서 하부로 배치하는 것에 의하여 비트선 콘택트부를 고려하지 않고 접속하는 캐패시터간을 분리하는 것이 가능하게 되고, 그 분리영역을 미세화하고 캐패시터의 평면점유면적을 증대하는 것이 가능하게 된다.

다시금 이 발명에 의한 반도체 기억장치의 캐패시터는 콘택트홀과 캐패시터 분리층으로 구성되는 단차부에 하부전극층을 형성하고 패터닝성형하도록 구성한 것이므로 인접하는 캐패시터간의 분리가 용이하고 또 일체적으로 캐패시터의 하부 전극을 형성하는 것이 가능하게 되고, 그 상부에 형성되는 캐패시터의 절연층의 신뢰성을 향상시키는 것이 가능하게 된다.

Claims (4)

1. 주 표면을 가지고 있고 이 주표면에 제 1 도전형의 불순물 영역(6)을 가지는 제 2 도전형의 반도체기판(1)과, 상기 반도체기판(1)의 주표면상에 형성되고 상기 불순물 영역(6)에 도달하는 구멍트인곳(14)을 가지는 절연층(20)과, 상기 불순물 영역(6)의 표면상 및 상기 절연층(20)의 표면상에 접하여 형성된 제 1 의 부분(1a)과 상기 제 1 의 부분(11a)의 가장 바깥 둘레에 따라 또한 상기 반도체 기판(1)의 주표면에 대하여 연직상방향으로 뻗은 제 2 의 부분(11b)과를 가지는 제 1 전극층(11)과, 상기 제 1 전극층(11)의 표면상을 덮는 유전체층(12)과, 상기 유전체층(12)의 표면상을 덮는 제 2 전극층(13)과를 구비한 반도체 기억장치.
2. 단위 기억정보를 축적하는 메모리셀(MC)이 복수개배열된 메모리셀어레이를 가지는 반도체 기억장치에 있어서, 주표면을 가지는 반도체기판(1)과, 상기 반도체기판의 주표면상에 서로 평행으로 뻗은 복수의 워드선(4a∼4d)과, 상기 반도체기판(1)의 주표면상에서 상기 복수의 워드선(4a∼4d)에 직교하는 방향으로 뻗은 복수의 비트선(15)과, 상기 메모리셀의 각각은 한개의 트랜스퍼 게이트 트랜지스터(3)와 한개의 캐패시터(11)와를 구비하고, 상기 트랜스퍼 게이트 트랜지스터(3)는 서로 인접하는 상기 비트선(15)의 사이에 위치하는 상기 반도체기판(1)의 주표면중에 상기 비트선(15)에 따르는 방향으로 형성된 한쌍의 불순물 영역(6)과, 상기 한쌍의 불순물 영역(6) 사이의 상기 반도체기판(1)의 주표면상에 게이트 절연층(5)을 사이에 두고 형성된 상기 워드선(4a∼4d)의 일부로 구성되는 게이전극(4b, 4c)과를 포함하고 상기 캐패시터(11)는, 상기 트랜스퍼 게이트 트랜지스터(3)의 상기 한쌍의 불순물 영역(6)의 한쪽측의 표면상과 상기 트랜스퍼 게이트 트랜지스터(3)의 표면상을 덮은 층간 절연층(20)의 표면상과에 접하여 형성된 제 1 의 부분(11a)과 상기 제 1 의 부분(11a)의 가장 바깥둘레에 따라서 또한 상기 반도체기판(1)의 주표면에 대하여 연직상방향으로 뻗은 제 2 의 부분(11b)과를 가지는 제 1 전극층(11)과, 상기 제 1 전극층(11)의 표면상을 덮은 유전체층(12)과, 상기 유전체층(12)의 표면상을 덮는 제 2 전극층(13)과를 포함하고 상기 비트선(15)은 상기 캐패시터(11)의 상기 제 1 전극층(11)의 상기 제 2 의 부분(11b)보다도 상기 반도체기판(11)의 주표면에 가까운 위치에 형성되어 있는 반도체 기억장치.
3. 반도체기판(1)의 주표면상을 덮는 절연층의 표면상에 실려서 또한 서로 분리하여 형성된 제 1 및 제 2 의 스택트 타입의 캐패시터(11, 11)를 가지는 반도체 기억장치의 제조방법에 있어서, 상기 반도체기판(1)의 주표면상에 절연층(20, 21)을 형성하는 공정과, 상기 절연층(20, 21)의 표면상에 상기 제 1 과 상기 제 2 의 캐패시터의 분리영역상에 거의 연직의 측면을 가지는 캐패시터 분리층(31)을 형성하는 공정과, 상기 절연층의 소정위치에 상기 반도체기판의 주표면에 도달하는 콘택트홀(14)을 형성하는 공정과, 상기 콘택트홀(14)의 내부표면과 상기 절연층(20, 21)의 표면상과 상기 캐패시터 분리층(31)의 표면상과에 제 1 도전층(110)을 형성하는 공정과, 상기 제 1 도전층(110)의 표면상에 상기 제 1 도전층과 에칭비가 다른 에치백층(32)을 형성하는 공정과, 상기 에치백층(32)을 에칭하여 상기 캐패시터 분리층(31)의 상부표면상에 위치하는 상기 제 1 도전층(110)의 표면을 노출시키는 공정과, 상기 에치백층(32)으로부터 노출한 상기 제 1 도전층(110)을 부분적으로 에칭제거하여 상기 제 1 도전층(110)을 상기의 제 1 의 캐패시터 부분(11)과 상기 제 2 의 캐패시터 부분(11)과로 분리하는 공정과, 상기 캐패시터 분리층(31) 및 상기 에치백층(32)을 제거하는 공정과, 상기 제 1 도전층(110)의 표면상에 유전체층(12)을 형성하는 공정과, 상기 유전체층(12)의 표면상에 제 2 도전층(13)을 형성하는 공정과를 구비한 반도체 기억장치의 제조방법.
4. 반도체기판(1)의 주표면상을 덮는 절연층(20)의 표면상에 실려서 또한 서로 분리하여 형성된 제 1 및 제 2 의 스택트 타입의 캐패시터(11, 11)를 가지는 반도체 기억장치의 제조방법에 있어서, 상기 반도체기판(1)의 주표면상에 절연층(20)을 형성하는 공정과, 상기 절연층(20)의 표면상에 에칭 스톱층(25)을 형성하는 공정과, 상기 에칭스톱층(25)의 표면상의 상기 제 1 과 상기 제 2 의 캐패시터(11, 11)의 분리영역상에 연직의 측면을 가지는 캐패시터 분리층(31)을 형성하는 공정과, 상기 절연층(20) 및 상기 에칭스톱층(25)의 소정위치에 상기 반도체기판(1)의 주표면에 달하는 콘택트홀(14)을 형성하는 공정과, 상기 콘택트홀(14)의 내부표면과 상기 에칭스톱층(25)의 표면상과 상기 캐패시터 분리층(31)의 표면상과에 제 1 도전층(110)을 형성하는 공정과, 상기 제 1 도전층(110)의 표면상에 상기 제 1 도전층(110)과 에칭비의 다른 에치백층(32)을 형성하는 공정과, 상기 에치백층(32)을 에칭하고 상기 캐패시터 분리층(31)의 상부 표면상에 위치하는 상기 제 1 도전층(110)의 표면을 노출시키는 공정과, 상기 에치백층(32)으로부터 노출한 상기 제 1 도전층(110)을 부분적으로 에칭제거하고 상기 제 1 도전층(110)을 상기 제 1 의 캐패시터 부분(11)과 상기 제 2 의 캐패시터 부분(11)과로 분리하는 공정과, 상기 캐패시터 분리층(31) 및 상기 에치백층(32)을 제거하는 공정과, 상기 제 1 도전층(110)의 표면상에 유전체(12)를 형성하는 공정과, 상기 유전체층(12)의 표면상에 제 2 도전층을 형성하는 공정과를 구비한 반도체 기억장치의 제조방법.

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