KR940005888B1 - 반도체기억장치 및 그 제조방법 - Google Patents

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미쓰비시뎅끼가부시끼가이샤
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Abstract

내용 없음.

Description

반도체기억장치 및 그 제조방법
제 1 도는 본 발명의 한 실시예를 표시한 DRAM의 구성을 표시한 평면도.
제 2 도는 제 1 도에 표시한 DRAM의 단면구조도.
제3a도 내지 제3h도는 제 2 도에 표시한 DRAM의 제조프로세스를 설명하기 위한 단면구조도.
제 4 도는 제3f도에 표시한 DRAM의 제조프로세스시의 평면도.
제 5 도는 본 발명의 다른 실시예를 표시한 DRAM의 단면구조도.
제 6 도는 종래의 일반적인 DRAM의 구성을 표시한 블럭도.
제 7 도는 종래의 DRAM의 단면구조도.
* 도면의 주요부분에 대한 부호의 설명
1 : P형 실리콘기판 3 : 트랜스퍼게이트 트랜지스터
10 : 캐패시터 11 : 하부전극
11a : 베이스부분 11b : 입벽부분
12 : 유전체층 13 : 상부전극
20 : 2중주벽부(重周壁部) 20a : 주벽
20b : 주벽 40 : 불순물확산층
45 : 산화막 46 : 레지스트
47 : 에치백막 100 : DRMA
101 : 메모리셀어레이 102 : 주벽회로부
* 또한 각도면중 동일부호는 동일 또는 상당부분을 표시한다.
이 발명은 반도체기억장치에 관하고 특히 다이내믹 램덤엑세스 메모리(DRAM)의 구조 및 그 제조방법에 관한다.
근년에, 반도체기억장치는 컴퓨터등의 정보기기의 눈부신 보급에 의하여 그 수요가 급속하게 확대하고 있다.
다시금, 기능적으로는 대규모의 기억용량을 가지고 있고, 또한 고속동작이 가능한것이 요구되고 있다.
이것에 수반하여 반도체기억장치의 고집적화 및 고속응답성 혹은 고신뢰성에 관한 기술개발이 진행되고 있다.
반도체기억장치중 기억정보의 랜덤이나 입출력이 가능한것으로 DRAM이 알려져 있다.
일반적으로 DRAM은 다수의 기억정보를 측적하는 기억영역인 메모리셀어레이부와 외부와의 입출력에 필요한 주변회로부로 구성되어 있다.
제 6 도는 일반적인 DRAM의 구성을 표시하는 블럭도이다.
제 6 도를 참조하여 DRAM(50)은 기억정보의 데이터신호를 축적하기 위한 메모리셀어레이(51)와 단위기억회로를 구성하는 메모리셀을 선택하기위한 어드레스신호를 외부로부터 받기위한 로우앤드컬럼어드레스버퍼(52)와 그 어드레스신호를 해독하는것에 의하여 메모리셀을 지정하기위한 로우디코더(53) 및 컬럼디코더(54)와, 지정된 메모리셀에 축적된 신호를 증폭하여 판독하는 센스리플랙쉬앰프(55)와 데이타 입출력을 위한 데이타인 버퍼(56) 및 데이타아웃버퍼(57) 및 클럭신호를 발생하기위한 클럭제너레이터(58)와를 포함한다.
반도체칩상에서 큰 면적을 점하는 메모리셀어레이(51)는 단위 기억정보를 축적하기위한 메모리셀이 매트릭스상으로 복수개 배치되어 성형되어 있다.
즉, 통상메모리셀은 한개의 MOS트랜지스터와 이것에 접속된 한개의 캐패시터로 구성되는 소위 1트랜지스터 1캐패시터형의 메모리셀이 알려져 있다.
그러므로 메모리셀은 구조가 간단하기 때문에 메모리셀어레이의 집적도를 향상시키는 것이 용이하며 대응량이 DRAM에 넓게 사용되고 있다.
또, DRAM의 메모리셀은 캐패시터의 구조에 의하여 얼마간의 타입으로 나눌수가 있다.
이중에서 스택크드타입 캐패시터는 캐패시터의 주요부를 게이트 전극이나 필드분리막의 상부에 까지 연장하여 존재시키는 것에 의하여 캐패시터의 전극간의 대향면적을 증대시켜서 캐패시터 용량을 증가시킬수가 있다.
스택크드타입 캐패시터는 이와같은 특징점을 가지므로 반도체 장치의 집적화에 수반하여 소자가 미세화된 경우에도 캐패시터 용량을 확보할수가 있으며 이결과 반도체장치의 집적화에 수반하여 스택크드타입의 캐패시터가 많이 사용되도록 되었다. 또, 반도체장치의 집적화는 다시금 진행되고 있으며, 이것에 대응하여 스택크드타입 캐피시터의 개발도 진행되고 있다.
즉, 반도체장치가 집적화되고 다시금 미세화된 경우에도 일정한 캐패시터용량을 회복하게끔 원통형의 스택크드 타입 캐패시터가 제안되고 있다.
이것들은 예를들면 「Symposium On VLSI Tech. P 65(1989)」에 기재되어 있다.
제 7 도는 종래의 원통형의 스택크드타입캐패시터가 채용된 DRAM의 단면구조도이다.
제 7 도를 참조하여 종래의 원통형의 스택크드타입 캐패시터가 채용된 DRAM은 메모리셀어레이부와 주변회로부와로 부터 구성되어 있다.
메모리셀어레이는 한개의 트랜스퍼게이트 트랜지스터(3)와 한개의 캐패시터(10)로 구성되어 있다.
트랜스퍼게이트 트랜지스터(3)는 P형 실리콘기판(1) 표면에 형성된 한쌍의 소스.드레인영역(6)과 한쌍의 소스.드레인영역(6)의 사이에 위치하는 P형 실리콘기판(1)의 표면상에 게이트절연막(5)을 사이에 두고 형성된 게이트전극(4b, 4c)과를 각각 구비한다.
게이트전극(4b, 4c)의 주위는 절연막(14)에 의하여 덮여져 있다. 다시금, 트랜스퍼게이트 트랜지스터(3)가 형성된 실리콘기판(1) 표면상에는 두꺼운 층간절연막(16)이 형성되어 있다.
캐패시터(10)는 하부전극(스토레이지노드)(11)과 유전체층(12) 및 상부전극(셀플레이트)(13)의 적층구조에 의하여 구성되어 있다.
또, 트랜스퍼게이트 트랜지스터(3)를 구성하는 한쪽의 소스.드레인영역(6)에는 비트선(15)이 접속되어 있으며, 게이트전극(4b, 4c, 4d)에 대응하여 배선층(18)이 설치되어 있다.
한편, 주변회로부에는 마찬가지의 도전형의 2개의 MOS트랜지스터가 형성되어 있다.
즉, P형 실리콘기판(1)상에는 MOS트랜지스터를 구성하는 2쌍의 소스.드레인영역(26)이 형성되고 한쌍의 소스.드레인영역(26)의 사이에는 게이트절연막(25)을 사이에 두고 게이트전극(24c, 24d)가 형성되어 있다.
P형 실리콘기판(1)상에 형성되는 MOS트랜지스터는 필드산화막(22)에 의하여 소자분리가 행하여지고 있다.
또, 소스.드레인영역(26)에는 각각 콘택트층(36)을 사이에 두고 배선층(38)이 접속되어 있다.
이와같이 종래에서는 반도체장치의 집적화에 수반하여 소자가 미세화된 경우에 일정한 캐패시터 용량을 확보하게끔 원통형의 스택크드 타입 캐패시터가 개발되고 있으며, 종래의 제조방법을 사용하여 제조한 경우에는 제 7 도에 표시한 바와같은 단면구조로 된다.
상술한 것과 같이 반도체장치의 집적화에 수반하여 소자가 미세화된 경우에는 캐패시터의 일정용량을 확보하게끔 원통형의 스택크트타입 캐패시터가 제안되고 있다.
이 원통형의 스택크드타입캐패시터를 종래의 제조방법을 사용하여 주변회로부와 함께 제조하면 제 7 도에 표시하는 바와같은 단면구조로 된다.
즉, 이 원통형의 스택크드타입캐패시터는 P형 실리콘기판(1)으로부터 수직방향으로 뻗어서 그 전극이 형성되기 때문에 그 전극을 형성한후의 제조프로세스에서는 메모리셀어레이부와 주변회로부의 높이가 다르게 되며 메모리셀어레이부와 주변회로부에서 단차가 생기고 만다는 문제점이 있었다.
이와같이 단차가 생기면 이후의 공정에서 사진제판공정을 행할 경우에 노광한 빛의 초점을 단차부에 어긋나고 마는 좋지 않은 상태가 생기고 이 결과 패터닝정밀도를 향상시키는 것이 곤란하게되며 더 나아가서는 가공정밀도를 향상시킬수가 없다는 문제점이 있었다.
또, 단차부에서 에칭을 행할 경우에는 그 부분에 에칭되지 않는 잔재부(殘滓部)가 생기고 만다는 문제점도 있었다.
다시금 원통형의 스택크드타입 캐패시터의 형성후의 공저에서 콘택트를 형성한 경우에는 콘택트깊이가 다르게 되며 제조 프로세스상 곤난성을 수반하게 된다.
이 발명은 상기와 같은 과제를 해결하기 위하여 이루어진 것이며 고집적된 경우에는 메모리셀어레이 영역과 주변회로영역과의 경계영역에서의 단차의 발생을 유효하게 방지하는 것이 가능한 반도체기억장치 및 그 제조방법을 제공하는 것을 목적으로 한다.
제 1 청구항에 있어서의 발명은 적어도 한개의 메모리셀어레이영역과 주변회로 영역과를 가지는 반도체기판상에 형성되는 반도체기억장치이고, 반도체기판의 메모리셀어레이 영역에 형성되고, 반도체기판의 표면에 형성된 한쌍의 불순물영역 및 게이트전극을 가지는 트랜지스터와 그 게이트전극의 한쪽의 불순물영역에 접속되는것과 아울러 수직방향으로 뻗은 측벽부를 가지는 한쪽의 전극 및 그 한쪽의 전극에 유전막을 사이에 두고 대향배치된 다른쪽의 전극을 가지는 캐패시터와를 구비한 복수의 메모리셀과 반도체기판의 주변회로영역에 형성되고 반도체기판의 표면에 형성된 한쌍의 불순물영역과 게이트전극과를 가지는 복수의 주변회로용 트랜지스터와 반도체기판에 있어서의 메모리셀어레이 영역과 주변회로영역과의 사이의 경계영역에 형성되고 수직방향으로 연장하여 존재하고 대향배치된 한쌍의 입벽(立壁)을 가지고 있고, 해당입벽이 적어도 한쪽의 위쪽면이 상기 캐패시터의 한쪽의 전극의 측벽의 위끝면과 대략 동일 평면상에 위치하는 도전체와를 구비한 것을 특징으로 한다.
제 2 청구항에 있어서의 발명은 제 1 의 소자형성영역상에 절연막을 사이에 두고 볼록상태로 제 1 의 도전층을 형성하고, 제 2 의 형성 영역상에 제 2 의 도전층의 볼록상태부 상면 과거의 동일 평면상에 제 2 의 도전층을 형성하고, 제 1 의 소자형성영역과 제 2 의 소자형성영역과의 경계영역에 따라서 뻗어서 제 1 의 도전층의 볼록상태부상면과 거의 같은 높이를 가지는 소정의 간격을 띠어서 반도체기판의 주표면상으로부터 연직방향으로 뻗은 한쌍의 입벽에 의하여 형성하는 스텝과 제 1 의 소자형성영역 및 제 2 의 소자형성영역상의 전면에 형성되고 막두께가 두꺼운 부분과 얇은 부분을 가는것과 아울러 한쌍의 입벽에 끼워진 영역상에 단차부를 가지고 있고 또한 제 2 의 소자형성영역상에 형성되는 부분이 제 1 의 소자형성영역상에 형성되는 부분보다 높게 되도록 에치백 막을 형성하는 스텝과 에치백막을 에치백하여 제 1 의 도전층의 볼록상태부상면을 노출시키는 스텝과 제 2 의 도전층을 남긴 상태에서 제 1 의 도전층의 볼록상태부상면을 제거하는 스텝과를 포함한다.
제 1 청구항에 관한 발명에서는 반도체기판의 메모리셀어레이영역에 반도체기판의 표면에 형성된 한쌍의 불순물영역 및 게이트전극을 가지는 트랜지스터와 그 트래지스터의 한쪽의 불순물영역에 접속되는 것과 아울러 수직방향으로 뻗은 측벽부를 가지는 한쪽의 전극 및 그 한쪽의 전극에 유전막을 사이에 두고 대향배치된 다른쪽의 전극을 가지는 캐패시터를 구비한 복수의 메모리셀이 형성되고 반도체기판의 주변회로 영역에 반도체기판의 표면에 형성된 한쌍의 불순물영역과 게이트전극을 가지는 복수의 주변회로용 트랜지스터가 형성되고 반도체기판에 있어서의 메모리셀어레이 영역과 주변회로영역과의 사이의 경계영역에 수직방향에 연장하여 존재하고 대향배치된 한쌍의 입력을 가지고 있고 그 입벽의 적어도 한쪽의 위끝면이 캐패시터의 한쪽의 전극의 측벽의 위끝면과 거의 동일평면상에 위치하는 도전체가 형성되므로 그 도전체에 의하여 메모리셀어레이 영역과 주변회로영역과의 소자를 형성할때에 메모리셀어레이영역 및 주변회로영역상에 형성되는 소자의 높이가 평탄화된다.
제 2 청구항에 관한 발명에서는 제 1 의 소자형성영역상에 절연막을 사이에 두고 볼록상태로 제 1 의 도전층이 형성되고 제 2 의 소자형성영역상에 제 1 의 도전층의 볼록상태부 상면과 거의 동일평면상에 제 2 의 도전층이 형성되고, 제 1 의 소자형성영역과 제 2 의 소자형성영역과의 경계영역에 따라서 뻗어서 제 1 의 도전층의 볼록상태부 상면과 거의 같은 높이를 가지는 소정의 간격을 띠어서 반도체기판의 주표면으로부터 연직방향으로 뻗은 한쌍의 입벽이 형성되고, 제 1 의 소자형성영역 및 제 2 의 소자형성영역상의 전면에 막두께가 두꺼운 부분과 얇은 부분을 가지는 것과 아울러 한쌍의 입벽에 둘러쌓여진 영역상에 단차부를 가지고 있고 또한 제 2 의 소자형성영역상에 형성되는 부분이 제 1 의 소자형성영역상에 형성되는 부분보다 높게 되도록 에치백막이 형성되고 에치백막을 에치백하여 제 1 의 도전층의 볼록상태부상면이 노출되고 제 2 의 도전층을 남긴상태에서 제 1 의 도전층을 볼록상태부상면이 제거되므로 제 2 의 도전층하에 형성된 절연막이 제 1 의 도전층의 볼록상태부 상면을 제거할때에 잘리워지는 일이없다.
[발명의 실시예]
아래에 이 발명의 실시예를 도면에 의거하여 상세하게 설명한다. 제 1 도는 본 발명의 한 실시예를 표시한 DRAM의 구성을 표시한 평면도이다.
제 1 도를 참조하여 DRAM은 데이터의 기억영역인 메모리셀어레이(101)와 메모리셀어레이부(101)에 데이타를 입출력시키는 등의 동작을 행하는 주변회로부(102)로 구성된다.
메모리셀어레이부(101)와 주변회로부(102)와의 경계영역에는 2중 주벽부(20)가 설치되어 있다.
메모리셀어레이부(101)는 그 기억용량(예를들면 64M-DRAM)에 대응한 수 만큼 배치되어 있다.
제 2 도는 제 1 도에 표시한 DRAM의 단면구조도이다.
제 2 도를 참조하여 DRAM(100)은 상기와 같이 메모리셀어레이부(101)와 주변회로부(102)로 구성되어 있다.
메모리셀어레이부(101)는 한개의 트랜스퍼게이트 트랜지스터(3)와 한개의 캐패시터(10)로 구성된다.
트랜스퍼게이트 트랜지스터(3)는 P형 실리콘기판(1) 표면에 형성된 한쌍의 소스.드레인영역(6)과 한쌍의 소스·드레인영역(16)의 사이에 위치하는 p형 실리콘기판(1)의 표면상에 게이트절연막(5)을 사이에 두고 형성된 게이트전극(워드선)(4b, 4c)와를 구비한다.
게이트전극(4b, 4c)의 주위는 절연막(14)에 의하여 덮여져 있다.
캐패시터(10)는 하부전극(스토레이지노드)(11)와 유전체층(12)과 상부전극(셀플레이트)(13)과의 적층구조로 구성된다.
하부전극(11)은 필드산화막(2)에 인접하여 형성된 소스.드레인영역(6)에 접속된 베이스부분(11a)과 이 베이스부분(11a)의 최외주(最外周)에 따라서 연직방향으로 뻗어서 형성된 입벽부분(11b)의 2개의 부분으로 이루어진다.
또한 이 베이스부분(11a)과 입벽부분(11b)은 불분물이 도입된 다결정실리콘층에 의하여 일체적으로 형성된다.
하부전극(11)의 표면상에는 유전체층(12)이 형성되어 있다.
특히 유전체층(12)은 하부전극(11)의 입벽부분(11b)의 내측면 및 외측면의 양면을 덮도록 형성되어 있다.
따라서 이 하부전극(11)의 입벽부분(11b)은 내외측면의 양쪽공히 용량부분을 구성하게되며 미세화된 경우에 일정용량을 확보하는데 유효하다.
유전체층(12)로서는 예를들면 산화막, 질화막 혹은 산화막과 질화막의 복수막 혹은 금속산화막등이 사용된다.
상부전극(13)의 표면상은 층간절연막(16)에 의하여 덮혀져 있으며 그 층간절연막(16)의 표면상에는 소정형상의 배선층(18)이 형성된다.
트랜스퍼게이트 트랜지스터(3)의 한쪽의 소스.드레인영역(6)에는 비트선(15)이 접속되어 있다.
비트선(15)은 캐패시터(10)의 하부전극(11)의 입벽부분(11b)이나 베이스부분(11a)의 주요부보다도 낮은 위치에 형성되어 있다.
또, 트랜스퍼게이트 트랜지스터(3)의 소스.드레인영역(6)의 한쪽의 비트선(15)과 콘텍트되는 영역까지 연장하여 존재하고 있다.
그리고 이 연장하는 존재한 소스.드레인영역(6)과 비트선(15)의 접합에 의하여 비트선(15)과의 콘택트가 형성되고 있다.
한편, 주변회로부(102)에는 같은 도전형의 2개의 MOS트랜지스터가 형성되어 있다.
즉, P혈 실리콘기판(1)상에 소스.드레인영역(26)이 MOS트랜지스터에 대응한 수 만큼 형성되어 있으며 그 MOS트랜지스터는 필드산화막(22)에 의하여 분리되어 있다.
소스.드레인영역(26)에는 도전층(31a 및 35)이 접속되도록 형성되어 있다.
그리고 그 도전층(31a, 35)상에는 콘택트층(36)을 사이에 두고 배선층(38)이 형성되어 있다.
한쌍의 소스.드레인영역의 사이에는 게이트절연막(25)를 두고 게이트전극(24c 및 24d)이 형성되어 있다.
게이트전극(24c 및 24d)상에는 절연막(14)이 각각 형성되어 있다.
메모리셀어레이(101)과 주변회로부(102)와의 경계영역에는 2중주벽부(20)가 형성되어 있다.
즉, P형 실리콘기판(1)상의 필드산화막(2)상에는 메모리셀어레이부(101)의 캐패시터(10)의 하부전극(11)을 구성는 베이스부분(11a)을 사이에 두고 P형실리콘기판(1)에 대하여 연직방향으로 뻗은 주벽(20a 및 20b)이 형성되어 있다.
이 2중 주벽부(20)는 제 1 도에 표시한 바와같이 메모리셀어레이부(101)가 형성되는 영역을 포위하는 형태로 형성되어 있으며 그 베이스로 되는 베이스부분(11a)을 소정전위로 조정하는 것에 의하여 메모리셀어레이부(101)의 주위의 전위를 고정할수가 있다.
제3a도 내지 제3h도는 제 2 도에 표시한 DRAM의 제조 프로세스를 설명하기 위한 단면구조도이다.
제 4 도는 제3f도에 표시한 DRAM의 제조프로세스시의 평면도이다.
제3a도 내지 제 4 도를 참조하여 아래에 제조프로세스에 관하여 설명한다.
우선, P형 실리콘기판(1)상에 필드산화막(2 및 22)를 형성한다.
그리고 메모리셀어레이부의 트랜스퍼게이트 트랜지스터(3)를 구성하는 소스.드레인영역(6)과 게이트전극(4b, 4c)이 형성되어 주변회로부의 2개의 MOS트랜지스터를 구성하는 소스.드레인영역(26)과 게이트전극(24c, 24d)이 형성된다.
메모리셀어레이부의 소스.드레인영역(6)에 비트선(15)이 형성되고 동시에 주변회로부의 소스.드레인영역(26)상에 도전층(31a, 31b)이 형성된다.
비트선(15) 및 도전층(31a, 31b)상에 절연막(21) 및 절연막(33a, 33b)이 각각 형성된다.
즉, 전면에 불순물이 도입된 다결정실리콘층(11a)이 퇴적되고 주변회로부에서는 패터닝되어 도전층(35)이 형성된다.
다음에 제3b도에 표시하는 바와같이 전면에 산화막(45)이 형성된다.
제3c도에 표시하는 바와같이 산화막(45)상에 레지스트(46)를 형성한다.
레지스트(46)가 형성된 영역중 메모리셀어레이 분만을 패터닝하여 이방성의 드라이에칭을 행한다.
제3d도에 표시하는 바와같이 레지스트(46)를 제거한후, 다결정 실리콘(110b)을 전면에 형성한다.
다음에 제3e도에 표시하는 바와같이 다결정실리콘층(110b)상의 전면에 에치백막(47)을 형성한다.
에치백막(47)을 에치백하여 메모리셀어레이부에 형성된 다결정 실리콘층(110b)의 상단면을 노출시킨다.
또한 이 에치백막(47)에는 산화막이나 레지스트가 사용된다.
제3f도에 표시하는 바와같이 전면에 레지스트(46)를 형성하여 2중 주벽부(20)의 주벽(20a, 20b)에 끼워진 영역상에 레지스트(48)의 단차부분이 생기도록 형성한다.
그리고 메모리셀어레이부의 노출된 다결정실리콘층(110b)의 상단면을 에칭에 의하여 선택적으로 제거한다.
여기서 제3f도에 표시하는 공정은 제 4 도의 평면도에 표시되는 바와같이 메모리셀어레이부(101)와 주변회로부(102)와의 경계영역에 형성된 2중주벽부(20)의 중앙선부로부터 외측이 레지스트(48)에 덮여진 상태로 되어 있다.
제 4 도에 표시한 X-X선에서의 단면도가 제3f도에 상당하는 것이다.
본 실시예에서는 이와같은 제조프로세스를 채택하는것에 의하여 주변회로부(102)상에 형성된 다결정실리콘(110b)을 남긴상태에서 메모리셀어레이부(101)의 다결정실리콘층(110b)의 상단면을 제거할수가 있다.
즉, 2중주벽부(20)의 주벽(20a, 20b)을 설치하는 것에 의하여 그 주벽(20a, 20b)에 끼워진 영역상에 레지스트(48)의 단차부분을 형성할수가 있으며, 이 결과 제안되고 있는 주변회로부(102)의 레지스트의 막 두께를 두껍게 한다는 방법으로는 해결할수가 없던 메모리셀어레이부(101)와 주변회로부(102)와의 경계영역에서 산화막(45)이 깍여진다는 문제점이 해결된다.
따라서 종래 유효하게 방지할수 없었던 메모리셀어레이부(101)와 주변회로부(102)와의 경계영역에서의 발생하는 단차를 유효하게 방지할수가 있다.
이것에 의하여 반도체장치가 집적화되어서 미세화된 경우에 캐패시터용량을 확보하기 위하여 원통형의 스택크드타입캐패시터를 사용한 경우에는 메모리셀어레이부(101)와 주변회로부(102)와의 경계영역에 발생하는 단차를 유효하게 방지할수가 있으며 집적화에 적합한 반도체기억장치를 제공할수가 있다.
다음에 제3g도에 표시하는 바와같이 산화막(45 및 47)을 제거하고 다결정실리콘층(11a)(제3f도 참조)이 셀퍼라인에 패터닝되어서 베이스부분(11a)이 형성된다.
그후, 레지스트(48)를 제거한다.
다음에 제3h도에 표시하는 바와같이 유전체막(12)을 전면에 형성한후 다결정실리콘층(13)을 퇴적한다.
그후, 패터닝하여 메모리셀어레이부에 만에 상부전극(13) 및 유전체막(12)이 남도록 다른 부분을 제거한다.
이와같이하여 2중 주벽부(20)를 구성하는 주벽(20a 및 20b)이 형성된다.
또 다결정실리콘층으로 이루어지는 베이스부분(11a), 입벽부분(11b) 및 유전체막(12) 및 다결정실리콘층으로 이루어지는 상부전극(13)에 의하여 캐패시터(10)가 구성된다.
최후에 전면에 층간절연막(16)을 퇴적하여 주변회로부의 콘택트층(36)을 형성한후 배선층(18 및 38)을 각각 대응하는 부분에 형성한다.
이와같이하여 제 2 도에 표시한 DRAM(100)이 형성된다.
제 5 도는 본 발명의 실시예를 표시한 DRAM의 단면도 구조도이다.
제 5 도를 참조하여 제 2 도에 표시한 본 발명의 한 실시예에 의한 DRAM과 상이한 점은 P형 실리콘기판(1)상에 형성된 필드산화막(2a와 2b)의 사이에 불순물확산층(40)이 형성되고 이것에 접속되도록 베이스부분(11a)이 형성되고 베이스부분(11a)상에 2중주벽부(20)를 구성하는 주벽(20a, 20b)이 형성되어 있는 것이다.
이와같이 구성하는 것에 의하여 불순물확산층(40)의 전위를 조성하는 것에 의하여 2중주벽부(20)의 전위를 고정할수가 있으며 이 결과 메모리셀어레이부(101)와 주변회로부(102)와의 경계영역의 전위를 고정할수가 있다.
제 1 청구항에 관한 발명에서는 반도체기판의 메모리셀영역에 반도체기판의 표면에 형성된 한쌍의 불순물영역 및 게이트전극을 가지는 트랜지스터와 트랜지스터의 한쪽의 불순물영역에 접속되는 것과 아울러 수직방향으로 뻗은 측벽부를 가지는 한쪽의 전극 및 그 한쪽의 전극에 유전막을 사이에 두고 대향배치된 다른쪽의 전극을 가지는 캐패시터와를 구비한 복수의 메모리셀을 형성하고, 반도체기판의 주변회로영역에 반도체기판의 표면에 형성된 한쌍의 불순물 영역과 게이트전극과을 가지는 복수의 주변회로용 트랜지스터를 형성되고 반도체기판에 있어서의 메모리셀어레이영역과 주변회로영역과의 사이의 경계영역에 수직방향으로 연장하여 존재하고 대향배치된 한쌍의 입벽을 가지고 있고 그 입벽의 적어도 한쪽의 상단면이 캐패시터의 한쪽의 측벽의 상단면과 거의 동일 평면상에 위치하는 도전체를 형성하는 것에 의하여 그 도전체에 의하여 메모리셀어레이영역과 주변회로영역과에 소자를 형성할때에 메모리셀어레이영역 및 주변회로 영역상에 형성되는 소자의 높이가 편탄화되므로 고집적화된 경우에도 메모리셀어레이영역과 주변회로영역과의 경계영역에서의 단차의 발생을 유효하게 방지할수가 있다.
제 2 청구항에 관한 발명에서는 제 1 의 소자형성영역상에 절연막을 사이에 두고 볼록상태로 제 1 의 도전막을 형성하고 제 2 의 소자형성영역상에 제 1 의 도전층의 볼록상태부상면과 거의 동일 평면상에 제 2 의 도전층을 형성하고, 제 1 의 소자형성영역과 제 2 의 소자형성영역과의 경계영역에 따라서 뻗고 제 1 의 도전층의 볼록상태부상면과 거의 같은 높이를 가지는 소정의 간격을 띠어서 반도체기판의 주표면으로부터 연직방향으로 뻗은 한쌍의 입벽을 형성하고, 제 1 의 소자형성영역 및 제 2 의 소자형성 영역상의 전면에 막두께가 두꺼운 부분과 얇은 부분을 가지는 것과 아울러 한쌍의 입벽에 끼워진 영역상에 단차부를 가지고 있고 또한 제 2 의 소자형성영역상에 형성되는 부분이 제 1 의 소자형성영역상에 형성되는 부분보다 높게 되도록 에치백막을 형성하고 에치백막을 에치백하여 제 1 의 도전층의 볼록상태부상면을 노출시켜서 제 2 의 도전층을 남긴상태에서 제 1 의 도전층의 볼록상태부 상면을 제거하는 것에 의하여 제 2 의 도전층하에 형성된 절연막이 제 1 의 도전층의 볼록상태부상면을 제거할 즈음에 깍겨지는 일이 없으므로 반도체장치가 고집적화된 경우에도 제 1 의 소자형성영역과 제 2 의 소자형성영역의 경계영역에서의 단차의 발생을 유효하게 방지하는 것이 가능한 반도체기억장치의 제조방법을 제공하기에 이르렀다.

Claims (2)

  1. 적어도 한개의 메모리셀어레이영역과 주변회로영역과를 가지는 반도체기판상에 형성되는 반도체기억장치이고, 상기 반도체기판의 상기 메모리셀어레이영역에 형성되고 상기 반도체기판의 표면에 형성된 한쌍의 불순물영역 및 게이트전극을 가지는 트랜지스터와 상기 트랜지스터의 한쪽의 불순물영역에 접속되는 것과 아울러 수직방향으로 뻗은 측벽부를 가지는 한쪽의 전극 및 상기 한쪽의 전극에 유전막을 사이에 두고 대향배치된 다른쪽의 전극을 가지는 캐패시터와를 구비한 복수의 메모리셀과 상기 반도체기판의 주변회로영역에 형성되고 상기 반도체기판의 표면에 형성된 한쌍의 불순물영역과 게이트전극과를 가지는 복수의 주변회로용 트랜지스터와, 상기 반도체기판에 있어서의 메모리셀어레이영역과 주변회로영역과의 사이의 경계영역에 형성되고 수직방향으로 연장하여 존재하고, 대향배치된 한쌍의 입벽을 가지고 있고 해당입벽이 적어도 한쪽 상단면이 상기 캐패시터의 한쪽의 전극의 측벽의 상단면과 거의 동일 평면상에 위치하는 도전체과를 구비한 반도체기억장치.
  2. 반도체기판의 제 1 의 소자형성영역상에 절연막을 사이에 두고 볼록상태로 형성된 제 1 의 도전층과 상기 제 1 의 소자형성영역에 인접하는 제 2 의 소자형성영역상에 절연막을 사이에 두고 상기 제 1 의 도전층의 볼록상태부 상면과 거의 동일평면상에 형성된 제 2 의 도전층과를 구비하고 상기 제 1 의 도전층 및 상기 제 2 의 도전층상에 에치백막을 형성한후 상기 제 2 의 도전층을 남긴상태에서 상기 제 1 의 도전층의 볼록상태부상면을 제거하기 위한 반도체기억장치의 제조방법이고, 상기 제 1 의 소자형성영역상에 절연막을 사이에 두고 볼록 상태로 상기 제 1 의 도전층을 형성하고 상기 제 2 의 소자형성영역상에 상기 제 1 의 도전층의 볼록상태부 상면과 거의 동일평면상에 상기 제 2 의 도전층을 형성하고, 상기 제 1 의 소자형성영역과 상기 제 2 의 소자영역과의 경계영역에 따라서 뻗고 상기 제 1 의 도전층의 볼록상태부 상면과 거의 같은 높이를 가지는 소정의 간격을 띠어서 상기 반도체 기판의 주표면상으로부터 연직방향으로 뻗은 한쌍의 입력을 형성하는 스텝과, 상기 제 1 의 소자형성영역 및 상기 제 2 의 소자형성영역상의 전면에 형성되고, 막두께가 두꺼운 부분과 얇은 부분을 가지는 것과 아울러 상기 한쌍의 입벽에 끼워진 영역상에 단차부를 가지고 있고 또한 상기 제 2 의 소자형성영역상에 형성되는 부분이 상기 제 1 의 소자형성 영역상에 형성되는 부분보다 높게 되도록 에치백막을 형성하는 스텝과, 상기 에치백막을 에치백하여 상기 제 1 의 도전층의 블록상태부 상면을 노출시키는 스텝과, 상기 제 2 의 도전층을 남긴 상태에서 상기 제 1 의 도전층의 볼록상태부상면을 제거하는 스텝과를 포함하는 반도체장치의 제조방법.
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