JPH03180063A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、いわゆるフォールデイラドピット線構造を
有する任意の記憶情報のランダムな入出力が可能なり　
ＲＡ　Ｍ　（Ｄｙｎａｎ＋ｌｃ　ＲａｎｄｏＩＩＡｃｃ
ｅｓｓ　Ｍｅａ＋ｏｒｙ）などの半導体装置に関する。

〔従来の技術〕

近年、半導体記憶装置は、コンピュータなどの情報機器
の目覚ましい普及によってその需要が急速に拡大してお
り、さらに機能として大規模な記憶容量を有し、かつ高
速動作の可能なものが要求される傾向にあり、これに伴
い、半導体記憶装置の高集積化及び高速応答性あるいは
高信頼性に関する様々な技術開発が進められている。

ところで、半導体記憶装置のうち記憶情報のランダムな
人出力が可能なものにＤＲＡＭがあり、通常ＤＲＡＭは
、多数の記憶情報を蓄積する記憶領域であるメモリセル
アレイと、外部との人出力に必要な周辺回路とにより構
成されている第４図は、一般のＤＲＡＭの構成を示すブ
ロック図であり、同図において、ＤＲＡＭｌは、記憶情
報のデータ信号を蓄積するためのメモリセルアレイ２と
、このメモリセルアレイ２の単位記憶回路を構成するメ
モリセルの選択用アドレス信号を外部から受けるための
ロウアンドカラムアドレスバッファ３と、そのアドレス
信号を解読することによってメモリセルを指定するため
のロウデコーダ４及びカラムデコーダ５と、指定された
メモリセルに蓄積された信号を増幅して読み出すセンス
リフレッシュアンプ６と、データ入出力のためのデータ
インバッファ７及びデータアウトバッファ８と、クロッ
ク信号を発生するクロックジェネレータ９とを含んでい
る。

そして、半導体チップ上で大きな面積を占めるメモリセ
ルアレイ２は、単位記憶情報を蓄積するためのメモリセ
ルがマトリックス状に複数個配列されて形成されており
、第５図はこのメモリセルアレイ２を構成するメモリセ
ルの４ビツト分の等両回路を示している。

第５図に示すメモリセルは、１ビツトにつきトランスフ
ァトランジスタとして１個のＭＯＳ）ランジスタＴと、
これに接続された１個の容量素子Ｃとからなり、いわゆ
る１トランジスタ１キヤパシタ型のメモリセルを示して
おり、この種のメモリセルは構造が簡単なため、メモリ
セルアレイの集積度を向上させることが容易であり、大
容量のＤＲＡＭに°広く用いられている。

ここで、第５図中のＷＬは複数のワード線、ＢＬは各ワ
ード線ＷＬに交差し対をなすビット線であり、図示はさ
れていないが、複数のビット線対が形成されており、１
本のワード線ＷＬと各ビット線対との各交差点対のうち
一方の交差点にのみキャパシタＣ及びトランジスタＴが
形成され、いわゆるフォールデイラドピット線構造をな
している。

また、ＤＲＡＭのメモリセルはその情報電荷蓄積用のキ
ャパシタの構造によっていくつかのタイプに分けること
ができ、その−例として特公昭６０−２７８４号公報に
記載されたいわゆるスタックドタイプのメモリセルがあ
り、第６図はこのスタックドセルの断面図である。

第６図において、１０はｐ型半導体基板、１１は素子分
離領域、１２ａ、１２ｂはソース、ドレイン用のｎ　拡
散層、１３はワード線としてのゲート電極、１４は導電
膜からなるキャパシタ用下部電極、１５はキャパシタ川
誘電膜、１６は導電膜からなるキャパシタ用上部電極、
１７は絶縁膜、１８は導電膜であり、ワード線としての
ゲート電極１３上及び素子分離領域１１上にまで延在し
た下部、上部電極１４．１６及びその間の誘電膜１５に
よりキャパシタが構成されている。

〔発明が解決しようとする課題〕

従来のＤＲＡＭでは、高集積化に伴ってメモリセルサイ
ズが縮小された場合、キャパシタ面積もそれに伴って縮
小されるが、記憶装置としてのＤＲＡＭの安定動作、信
頼性は保証される必要があり、高集積化されても１ビツ
トのメモリセルに蓄え得る電荷量はほぼ一定に維持され
なければならない。

そこで従来、キャパシタの誘電膜を薄くするか、或いは
キャパシタの下部電極を厚くするなどの方法が採られて
いるが、前者は誘電膜の信頼性の劣化を招き、後者はゲ
ート電極１３上における下部電極１４の段差が大きくな
り、下部電極１４のエツチング加工が極めて困難になる
という問題点があった。

この発明は、上記のような問題点を解決するためになさ
れたもので、スタックドキャパシタ形メモリセル等から
なるフォールデイラドビット線構造の半導体装置におい
て、高集積化に伴ってキャパシタ面積が縮小されても、
パターン加工上の困難を伴うことなく、しかも信頼性上
支障のない程度に厚い誘電膜でも十分なキャパシタ容量
を確保できる半導体装置を提供できるようにすることを
目的とする。

〔課題を解決するための手段〕

この発明に係る半導体装置は、複数のワード線と、前記
各ワード線に交差した複数のビット線対と、前記各ワー
ド線と前記各ビット線対との各交差点対のうち一方の交
差点にのみ形成されたキャパシタ及びトランスファトラ
ンジスタとを備えた半導体装置において、前記キャパシ
タを、突出した筒状部を有する下部電極と、前記下部電
極の表面に形成された誘電膜と、前記誘電膜の表面に形
成された上部電極とにより構成したことを特徴としてい
る。

〔作用〕

この発明においては、下部電極の突出した筒状部の内、
外の両側面をキャパシタに用いることができるため、フ
ォールデイラドピット線構造を有する半導体装置の集積
化のために素子形成領域の面積が縮小された場合であっ
ても、十分なキャパシタ容量が確保される。

〔実施例〕

第１図はこの発明の半導体装置の一実施例を示し、以下
に各工程について説明する。

まず、第１図（ａ）に示すように、第１導電型の半導体
基板１９の表面の所定領域に、例えばＬＯＣＯ８法によ
り厚い素子分離領域としてフィールド酸化膜２０が形成
されたのち、基板１つが熱酸化され、同図（ｂ）に示す
ように、基板１９のフィールド酸化膜２０で囲まれた所
定領域の基板１９の表面に酸化膜からなるゲート絶縁膜
２１が形成され、このゲート絶縁膜２１及びフィールド
酸化膜２０の上に減圧ＣＶＤ法等により、例えばリンが
ドープされた多結晶シリコン膜などからなる導電Ｉｔ！
［２２が形成され、この導電膜２２上に減、ｆｌＥｃＶ
Ｄ法等により酸化膜などからなる絶縁膜２３が堆積され
る。

そして、第１図（Ｃ）に示すように、通常のフォトリソ
グラフィ法及びドライエツチング法により、導電膜２２
及び絶縁膜２３の所定の部分以外が除去され、これによ
ってトランスファトランジスタのゲート電極となるワー
ド線２２ａ及びこれに並行した他のワード線２２ｂが形
成されたのち、同図（ｄ）に示すように、この両ワード
線２２ａ、２２ｂ及びその上部の絶縁膜２３ａ、２３ｂ
をマスクとして、イオン注入法により、基板１つの表面
に比較的低濃度の第２導電型の不純物領域２４ａ。

２４ｂが形成される。

その後、第１図（ｅ）に示すように、減圧ＣＶＤ法等に
より、酸化膜などからなる絶縁膜２５が基板１つ上及び
絶縁膜２３ａ、２３ｂ上に形成され、同図（ｆ’）に示
すように、異方性エツチング法により、絶縁膜２５が選
択的に除去され、ワード線２２ａ、２２ｂの上側にのみ
、絶縁膜２３ａ、２３ｂ及び２５からなる絶縁膜２６ａ
、２６ｂが形成されたのち、同図（ｇ）に示すように、
ワード線２２ａ、２２ｂ及びその上側の絶縁膜２６ａ、
２６ｂをマスクとして、イオン注入法により基板１つの
表面に比較的高濃度で深さの深い第２導電型の不純物領
域２７ａ、２７ｂが形成され、いわゆるＬ　Ｄ　Ｄ　（
Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　ＤｒａＩｎ）構造が形成
されるが、このときトランスファトランジスタＴのソー
ス・ドレイン構造は特にＬＤＤである必要はなく、他の
構造であってもよい。

つぎに、第１図（ｈ）に示すように、減圧ＣＶＤ法等に
より、例えば窒化膜などからなる絶縁膜２８が基板１９
上に堆積されたのち、フォトリソグラフィ法及びエツチ
ング法により、後述するキャパシタの下部電極が接続さ
れる不純物領域２４ｂ。

２７ｂの上側の絶縁膜２８が選択的に除去されて不純物
領域２４ｂ、２７ｂが露出され、同図（１）に示すよう
に、減圧ＣＶＤ法等により、例えば多結晶シリコンなど
からなる導電膜２９が基板１つ上及び絶縁膜２８上に堆
積された後、イオン注入法等により、低抵抗化のために
例えば砒素が導電膜２９に導入され、フォトリソグラフ
ィ法及びエツチング法により、不純物領域２４ｂ、２７
ｂ及び絶縁膜２８上に延花した部分以外の導電膜２つが
選択的に除去される。

その後第１図（ｊ）に示すように、ＣＶＤ法等により、
例えば酸化膜などからなる絶縁膜３ｏが絶縁膜２８及び
導電膜２つ上に堆積されたのち、絶縁°膜３０に断面四
角形の開口部３１が形成される。

そして、第１図（ｋ）に示すように、減圧ＣＶＤ法等に
より、例えば多結晶シリコンなどからなる導電膜３２が
全面に堆積されたのち、同図（１）に示すように、異方
性エツチング法により、絶縁膜３０上の導電膜３２が選
択的に除去゛され、その結果開口部３１の側壁にのみ導
電膜３２が残り、その後例えばウェットエツチング法に
より絶縁膜３０が除去され、導電膜２９と３２とにより
、午ヤバシタ下部電極３３が形成され、低抵抗化のため
に、下部電極３３の導電膜３２にイオン注入法等により
例えば砒素が導入される。

このとき、絶縁膜３０の除去により、下部電極３３に基
板１９に対してほぼ垂直に突出した断面四角形の筒状部
３３′が形成される。

つぎに、第１図（ｍ）に示すように、減圧ＣＶＤ法等に
より窒化膜が全面に形成されたのち、酸素雰囲気中で熱
処理されて窒化膜の一部が酸化されてキャパシタ誘電膜
３４が形成され、減圧ＣＶＤ法等により、例えば多結晶
シリコンなどの導電膜からなるキャパシタ上部電極３５
が全面に堆積され、キャパシタＣが形成される。

その後、第１図（ｎ）に示すように、ＣＶＤ法により、
例えば酸化膜などからなる層間絶縁用の絶縁膜３６が全
面に堆積され、後述するビット線と、アクセストランジ
スタＴの不純物領域２４ａ、２７ａとを接続する部分に
おける絶縁膜３６が、フォトリソグラフィ法とエツチン
グ法により選択的に除去されて開口部が形成されたのち
、ＣＶＤ法により、絶縁膜３６に形成された開口部にの
み選択的にタングステン膜３７が形成されて開口部がタ
ングステン膜３７によりほぼ埋められ、その後スパッタ
法により、例えばタングステンシリサイド膜からなる導
電膜が全面に被着され、この導電膜がフォトリソグラフ
ィ法及びエツチング法により所定の形状にパターンニン
グされ、ビット線３８が形成され、タングステン膜３７
を介して、このビット線３８とアクセストランジスタＴ
の不純物領域２４ａ、２７ａとが接続される。

ところで、第２図は最終的に得られたフォールデイラド
ピット線構造のＤＲＡＭの一部の平面的レイアウトを示
す図であり、第２図中のｘ−ｘ’における断面図が第１
図（ｎ）に相当し、ここで、第２図中のハツチング部分
が筒状部３３′であり、１本のワード線２２ａと、対を
なす２本のビット線３８との交差点対のうち、一方の交
差点にのみキャパシタＣ及びトランジスタＴが形成され
ている。なお、他方の交差点では、ワード線２２ａとキ
ャパシタＣとが絶縁膜により絶縁されている。

このように、キャパシタＣの下部電極３３に筒状部３３
′を形成したため、下部電極３３の筒状部３３′の内、
外の側面をキャパシタＣとして使用することができ、こ
の筒状部３３′の高さを高くすることによって容易にキ
ャパシタ面積を増加することができ、メモリセルサイズ
が縮小された場合であっても、十分なキャパシタ容量を
確保することができる。

また、第１図（ｊ）に示すように、キャパシタＣの下部
電極３３となる導電膜２つの平面積に対し、絶縁膜３０
に形成する開口部３１の平面積は小さいため、開口部３
１の下地の導電膜２つに対する位置合わせの際に十分な
余裕をとることができ、開口部３１の形成を容易に行う
ことが可能となる。

さらに、キャパシタＣの下部電極３３を形成した状態で
は、筒状部３３′が露出しているので、イオン注入広に
より、低抵抗化のために不純物を筒状部３３′に容易に
導入することができる。

また、筒状部３３′の厚みを薄くしてその四角筒の内径
を大きくすれば、キャパシタの容量をより大きくするこ
とが可能になる。

つぎに、第３図は他の実施例の断面図であり、第１図と
相違するのは、第１図（ｋ）に示すように導電膜３２を
全面に堆積したのち、フォトリソグラフィ法及びエツチ
ング法により開口部３１の側壁以外に堆積した導電膜３
２を除去し、導電膜２９と残った導電膜３２とにより、
突出した断面四角形の筒状部３９′を有するキャパシタ
Ｃ用の下部電極３９を形成したことであり、このように
、フォトリソグラフィ法及びエツチング法により導電膜
３２を除去して筒状部３９′を形成しても、第１図の場
合と同等の効果が得られる。

このとき、工程上筒状部３９′の上部には小さなひれ状
部が残るが、実用上特に問題はない。

なお、第１図では、選択ＣＶＤ法によるタングステン膜
３７を形成したが、これに限るものではなく、多結晶シ
リコン膜、金属シリサイド膜、金属膜、ＴｉＮ膜、ある
いはこれらの膜を交互に重ねた複合膜を形成してもよい
のは勿論である。

また、ビット線３８用の導電膜として、スパッタ法によ
り被着されたタングステンシリサイド膜を形成したが、
他の４１．電膜でもよく、多結晶シリコン膜、金属シリ
サイド膜、金属膜、ＴｉＮ膜あるいはこれらの膜を交互
に重ねた複合膜であってもよい。

さらに、上記実施例では、ビット線３８がタングステン
膜３７を介してアクセストランジスタＴの不純物領域２
４ａ、２７ａに接続されている場合について示したが、
ビット線３８が直接不純物領域２４ａ、２７Ｈに接続さ
れていてもよいのは言うまでもない。

また、上記実施例では、キャパシタＣの下部電極３３．
３９の筒状部３３’　、３９’の形状が断面四角形のも
のを示したが、特にこの形状に限るものではなく、断面
円形や楕円形成いは多角形などであってもよい。

さらに、上記実施例では素子分離領域２０の形成法とし
て、厚い酸化膜を形成するＬＯＣＯ３法を用いたが、他
の分離方法でもよく、例えばフィールドシールド分離法
であってもこの発明を同様に実施することができる。

〔発明の効果〕

以上のように、この発明によれば、キャパシタを構成す
る下部電極に突出した筒状部を形成したため、この筒状
部の内、外の両側面をキャパシタに用いることができ、
いわゆるフォールデイラドビット線構造の半導体装置の
集積化のために素子形成領域の面積が縮小された場合で
あっても、十分なキャパシタ容量を確保することができ
、ＤＲＡＭ等の作成において有利である。

【図面の簡単な説明】

第１図はこの発明の半導体装置の一実施例の各工程の断
面図、第２図は第１図の各工程により得られた半導体装
置の平面図、第３図は他の実施例の断面図、第４図は一
般のＤＲＡＭのブロック図、第５図は第４図の一部の結
線図、第６図は第５図の一部の断面図である。 図において、２２ａ、２２ｂはワード線、３３゜３９は
下部電極、３３’　、３９’は筒状部、３４は誘電膜、
３５は上部電極、３８はビット線、Ｃはキャパシタ、Ｔ
はトランジスタである。 なお、各図中同一符号は同一または相当部分を示す。 第 図（で９１） ２２ａ、２２ｂ：フード線 ７ａ ２７１） Ｔ：トランジ又ダ 第 １ 図（そつ３） ７ａ ７ｂ ７ａ １ ７ｂ 第 図（〒０４） ／　　　　　７ ２７ａ　　　２１ ＼ ７ｂ 〜 ７ａ ７ｂ ３３：下部電極 ３３’：ｙ］次部 第 図（その５） ３４： 誘１１慎 ３８：　ビット穣 第 図 第 画

Claims (1)

【特許請求の範囲】
1. （１）複数のワード線と、前記各ワード線に交差した複
   数のビット線対と、前記各ワード線と前記各ビット線対
   との各交差点対のうち一方の交差点にのみ形成されたキ
   ャパシタ及びトランスファトランジスタとを備えた半導
   体装置において、前記キャパシタを、 突出した筒状部を有する下部電極と、前記下部電極の表
   面に形成された誘電膜と、前記誘電膜の表面に形成され
   た上部電極とにより構成したことを特徴とする半導体装
   置。