JPH03173469A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、任意の記憶情報のランダムな入出力が可能
な半導体記憶装置などの半導体装置及びその製造方法に
関する。

〔従来の技術〕

近年、半導体記憶装置は、コンピュータなどの情報機器
の目覚ましい普及によってその需要が急速に拡大してお
り、さらに機能として大規模な記憶容量を有し、かつ高
速動作の可能なものが要求される傾向にあり、これに伴
い、半導体記憶装置の高集積化及び高速応答性あるいは
高信頼性に関する様々な技術開発が進められている。

ところで、半導体記憶装置のうち記憶情報のランダムな
入出力が可能なものにＤ　ＲＡ　Ｍ　（Ｄｙｎａｍｉｃ
ＲａｎｄｏＩｌｌＡｃｃｅｓｓ　Ｍｅｍｏｒｙ）があり
、通常ＤＲＡＭは、多数の記憶情報を蓄積する記憶領域
であるメモリセルアレイと、外部との人出力に必要な周
辺回路とにより構成されている 第４図は、一般のＤＲＡＭの構成を示すブロック図であ
り、同図において、ＤＲＡＭＩは、記憶情報のデータ信
号を蓄積するためのメモリセルアレイ２と、このメモリ
セルアレイ２の単位記憶回路を構成するメモリセルの選
択用アドレス信号を外部から受けるためのロウアンドカ
ラムアドレスバッファ３と、そのアドレス信号を解読す
ることによってメモリセルを指定するためのロウデコー
ダ４及びカラムデコーダ５と、指定されたメモリセルに
蓄積された信号を増幅して読み出すセンスリフレッシュ
アンプ６と、データ入出力のためのデータインバッファ
７及びデータアウトバッファ８と、クロック信号を発生
するクロックジェネレタ９とを含んでいる。

そして、半導体チップ上で大きな面積を占めるメモリセ
ルアレイ２は、単位記憶情報を蓄積するためのメモリセ
ルがマトリックス状に複数個配列されて形成されており
、第５図はこのメモリセルアレイ２を構成するメモリセ
ルの４ビツト分の等価回路を示している。

第５図に示すメモリセルは、１ビツトにつき１個のＭＯ
ＳトランジスタＴと、これに接続された１個の容量素子
Ｃとからなり、いわゆる１トランジスタ１キヤパシタ型
のメモリセルを示しており、この種のメモリセルは構造
が簡単なため、メモリセルアレイの集積度を向上させる
ことが容易であり、大容量のＤＲＡＭに広く用いられて
いる。

ここで、第５図中のＷＬはワード線、ＢＬはビット線で
ある。

また、ＤＲＡＭのメモリセルはその情報電荷蓄積用のキ
ャパシタの構造によっていくつかのタイプに分けること
ができ、その−例として特公昭６０−２７８４号公報に
記載されたいわゆるスタックドタイプのメモリセルがあ
り、第６図はこのスタックドセルの断面図である。

第６図において、１０はｐ型半導体基板、１１は素子分
離領域、１２ａ、１２ｂはソース、ドレイン用のｎ＋拡
散層、１３はゲート電極、１４は導電膜からなるキャパ
シタ用下部電極、１５はキャパシタ川誘電膜、１６は導
電膜からなるキャパシタ用上部電極、１７は絶縁膜、１
８は導電膜であり、ワード線としてのゲート電極１３上
及び素子分離領域１１上にまで延在した下部、上部電極
１４．１６及びその間の誘電膜１５によりキャパシタが
構成されている。

〔発明が解決しようとする課題〕

従来のＤＲＡＭでは、高集積化に伴ってメモリセルサイ
ズが縮小された場合、キャパシタ面積もそれに伴って縮
小されるが、記憶装置としてのＤＲＡＭの安定動作、信
頼性は保証される必要があり、高集積化されても１ビツ
トのメモリセルに蓄え得る電荷量はほぼ一定に維持され
なければならない。

そこで従来、キャパシタの誘電膜を薄くするか、或いは
キャパシタの下部電極を厚くするなどの方法が採られて
いるが、前者は誘電膜の信頼性の劣化を招き、後者はゲ
ート電極１３上における下部電極１４の段差が大きくな
り、下部電極１４のエツチング加工が極めて困難になる
という問題点があった。

この発明は、上記のような問題点を解決するためになさ
れたもので、スタックドキャパシタセル等からなる半導
体装置において、高集積化に伴ってキャパシタ面積が縮
小されても、パターン加工上の困難を伴うことなく、し
かも信頼性上支障のない程度に厚い誘電膜ても十分なキ
ャパシタ容量を確保できる半導体装置を提供できるよう
にすることを目的とする。

〔課題を解決するための手段〕

この発明に係る半導体装置は、第１導電型の半導体基板
に所定領域を囲むように形成された素子分離領域と、前
記所定領域の前記基板上にゲート絶縁膜を介して形成さ
れたゲート電極と、前記所定領域の前記ゲート電極の両
側の前記基板表面に形成された２個の第２導電型の不純
物領域と、前記基板上に形成され一の前記不純物領域に
接続された下部電極と、前記下部電極の露出表面を被覆
して形成された誘電膜と、前記誘電膜を被覆して形成さ
れた前記下部電極及び前記誘電膜とともに信号電荷蓄積
用キャパシタを構成する上部電極とを備えた半導体装置
において、前記下部電極に一体に前記基板に対してほぼ
垂直に突出した突出部を形成し、前記突出部の側面を前
記キャパシタに用いたことを特徴としている。

また、その製造方法として、第１導電型の半導体基板に
所定領域を囲むように素子分離領域を形成する工程と、
前記所定領域上にゲート絶縁膜を介してゲート電極を形
成する工程と、前記所定領域の前記基板表面の前記ゲー
ト電極の両側に２個第２導電型の不純物領域を形成する
工程と、前記基板上に形成され前記基板に対してほぼ垂
直に突出した突出部を有し一の前記不純物領域に接続さ
れた信号電荷蓄積用キャパシタの下部電極を形成する工
程と、前記下部電極の露出表面を被覆して前記キャパシ
タの誘電膜を形成する工程と、前記誘電膜を被覆して前
記キャパシタの上部電極を形成する工程とを含むことが
効果的である。

〔作用〕

この発明においては、下部電極の突出部の側面をキャパ
シタに用いたため、半導体装置の集積化のために素子形
成領域の面積が縮小された場合であっても、十分なキャ
パシタ容量が確保される。

また、突出部を有する下部電極を形成したのち、誘電膜
及び上部電極を順次形成することにより、十分なキャパ
シタ容量を有するメモリセルが得られる。

〔実施例〕

第１図はこの発明の半導体装置及びその製造方法のスタ
ックドタイプのメモリセルを有するＤＲＡＭに適用した
場合の一実施例を示し、以下に各工程について説明する
。

まず、第１図（ａ）に示すように、第１導電型の半導体
基板１９の表面の所定領域に、例えばＬＯＣＯ８法によ
り厚い素子分離領域としてのフィールド酸化膜２０が形
成されたのち、基板１９が熱酸化され、同図（ｂ）に示
すように、基板１９のフィールド酸化膜２０で囲まれた
所定領域の基板１つの表面に酸化膜からなるゲート絶縁
膜２１が形成され、このゲート絶縁膜２１及びフィール
ド酸化膜２０の上に減圧ＣＶＤ法等により、例えばリン
がドープされた多結晶シリコン膜などからなる導電膜２
２が形成され、この導電膜２２上に減圧ＣＶＤ法等によ
り酸化膜などからなる絶縁膜２３が堆積される。

そして、第１図（Ｃ）に示すように、通常のフォトリソ
グラフィ法及びドライエツチング法により、導電膜２２
及び絶縁膜２３の所定の部分以外が除去され、これによ
ってアクセストランジスタのゲ・−ト電極２２ａ及びワ
ード線２２ｂが形成されたのち、同図（ｄ）に示すよう
に、このゲート電極２２ａ、　　ワード線２２ｂ及びそ
の上部の絶縁膜２３ａ、２３ｂをマスクとして、イオン
注入法により、基板１９の表面に比較的低濃度の第２導
電型の不純物領域２４ａ、２４ｂが形成される。

その後、第１図（ｅ）に示すように、減圧ＣＶＤ法等に
より、酸化膜などからなる絶縁膜２５が基板１９上及び
絶縁膜２３ａ、２３ｂ上に形成され、同図（ｆ’）に示
すように、異方性エツチング法により、絶縁膜２５が選
択的に除去され、ゲート電極２２ａ、ワード線２２ｂの
上側にのみ、絶縁膜２３ａ、２３ｂ及び２５からなる絶
縁膜２６ａ、２６ｂが形成されたのち、同図（ｇ）に示
すように、ゲート電極２２ａ、ワード線２２ｂ及びその
上側の絶縁膜２６ａ、２６ｂをマスクとして、イオン注
入法により基板１９の表面に比較的高ず農度て深さの深
い第２導電型の不純物領域２７ａ、２７ｂが形成され、
いわゆるＬ　Ｄ　Ｄ　（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　
Ｄｒａｉｎ）構造が形成されるが、このときアクセスＩ
・ランジスタＴのソース・ドレイン構造は特にＬＤＤで
ある必要はなく、他の構造であってもよい。

つぎに、第１図（ｈ）に示すように、減圧ＣＶＤ法等に
より、例えば窒化膜などからなる絶縁膜２８が基板１つ
上に堆積されたのち、フォトリソグラフィ法及びエツチ
ング法により、後述するキャパシタの下部電極が接続さ
れる不純物領域２４ｂ。

２７ｂの上側の絶縁膜２８が選択的に除去されて不純物
領域２４ｂ、２７ｂが露出され、同図（ｉ）に示すよう
に、減圧ＣＶＤ法等により、例えば多結晶シリコンなど
からなる導電膜２つが基板１９上及び絶縁膜２８上に堆
積−された後、イオン注入法等により、低抵抗化のため
に例えば砒素が導電膜２９に導入され、フォトリソグラ
フィ法及びエツチング法により、不純物領域２４ｂ、２
７ｂ及び絶縁膜２８上に延在した部分以外の導電膜２９
が選択的に除去される。

その後第１１図（ｊ）に示すように、ＣＶＤ法等により
、例えば酸化膜などからなる絶縁膜３０が絶縁膜２８及
び導電膜２９上に堆積されたのち、絶縁膜３０に断面四
角形の開口部３１が形成される。

そして、第１図（ｋ）に示すように、減圧ＣＶＤ法等に
より、例えば多結晶シリコンなどからなる導電膜３２が
全面に堆積されたのち、同図（ｉ’）に示すように、異
方性エツチング法により、絶縁膜３０上の導電膜３２が
選択的に除去され、その結果開口部３１の側壁にのみ導
電膜３２が残り、その後例えばウェットエツチング法に
より絶縁膜３０が除去され、導電膜２９と３２とにより
、キャパシタ下部電極３３が形成され、低抵抗化のため
に、下部電極３３の導電膜３２にイオン注入法等により
例えば砒素が導入される。

このとき、絶縁膜３０の除去により、下部電極３３に基
板１９に対してほぼ垂直な四角筒状の突出部３３′が形
成される。

つぎに、第１図（ａ＋）に示すように、減圧ＣＶＤ法等
により窒化膜が全面に形成されたのち、酸素雰囲気中で
熱処理されて窒化膜の一部が酸化されてキャパシタ誘電
膜３４が形成され、減圧ＣＶＤ法等により、例えば多結
晶シリコンなどの導電膜からなるキャパシタ上部電極３
５が全面に堆積され、キャパシタＣが形成される。

その後、第１図（ｎ）に示すように、ＣＶＤ法により、
例えば酸化膜などからなる層間絶縁用の絶縁膜３６が全
面に堆積され、後述するビット線と、アクセストランジ
スタＴの不純物領域２４ａ、２７ａとを接続する部分に
おける絶縁膜３６が、フォトリソグラフィ法とエツチン
グ法により選択的に除去されて開口部か形成されたのち
、ＣＶＤ法により、絶縁膜３６に形成された開口部にの
み選択的にタングステン膜３７が形成されて開口部がタ
ングステン膜３７によりほぼ埋められ、その後スパッタ
法により、例えばタングステンシリサイド膜からなる導
電膜が全面に被着され、この導電膜がフォトリソグラフ
ィ法及びエツチング法により所定の形状にパターンニン
グされ、ビット線３８が形成され、タングステン膜３７
を介して、このビット線３８とアクセストランジスタＴ
の不純物領域２４ａ、２７ａとが接続される。

ところで、第２図は最終的に得られたＤ　ＲＡ　Ｍのス
タックドタイプのメモリセルの平面的レイアウトを示す
図であり、第２図中のｘ−ｘ’　における断面図が第１
図（ｎ）に相当する。ここで、第２図中の細かいクロス
ハツチング部分が四角筒状の突出部３３′である。

このように、キャパシタＣの下部電極３３に突出部３３
′を形成したため、下部電極３３の突出部３３′の内、
外の側面をキャパシタＣとして使用することができ、こ
の突出部３３′の高さを高くすることによって容易にキ
ャパシタ面積を増加することができ、メモリセルサイズ
が縮小された場合であっても、十分なキャパシタ容量を
確保することができる。

また、第１図（ｊ）に示すように、キャパシタＣの下部
電極３３となる導電膜２９の平面積に対し、絶縁膜３０
に形成する開口部３１の平面積は小さいため、開口部３
１の下地の導電膜２９に対する位置合わせの際に十分な
余裕をとることができ、開口部３１の形成を容易に行う
ことか可能となる。

さらに、キャパシタＣの下部電極３３を形成した状態で
は、突出部３３′が露出しているので、イオン注入法に
より、低抵抗化のために不純物を突出部３３′に容易に
導入することができる。

また、突出部３３′の厚みを薄くしてその四角筒の内径
を大きくすれば、キャパシタの容量をより大きくするこ
とが可能になる。

つぎに、第３図は他の実施例の断面図であり、第１図と
相違するのは、第１図（ｋ）に示すように導電膜３２を
全面に堆積したのち、フォトリソグラフィ法及びエツチ
ング法により開口部３１の側壁以外に堆積した導電膜３
２を除去し、導電膜２つと残った導電膜３２とにより、
突出部３９′を有するキャパシタＣ用の下部電極３９を
形成したことであり、このように、フォトリソグラフィ
法及びエツチング法により導電膜３２を除去して突出部
３９′を形成しても、第１図の場合と同等の効果が得ら
れる。

このとき、工程上突出部３９′の上部には小さなひれ状
部が残るが、実用上特に問題はない。

なお、第１図では、選択ＣＶＤ法によるタングステン膜
３７を形成したが、これに限るものではなく、多結晶シ
リコン膜、金属シリサイド膜、金属膜、ＴｉＮ膜、ある
いはこれらの膜を交互に重ねた複合膜を形成してもよい
のは勿論である。

また、ビット線３８用の導電膜として、スパッタ法によ
り被着されたタングステンシリサイド膜を形成したが、
他の導電膜でもよく、多結晶シリコン膜、金属シリサイ
ド膜、金属膜、ＴｉＮ膜。

あるいはこれらの膜を交互に重ねた複合膜であってもよ
い。

さらに、上記実施例では、ビット線３８がタングステン
膜３７を介してアクセストランジスタＴの不純物領域２
４　ａ、　　２７　ａに接続されている場合について示
したが、ビット線３８が直接不純物領域２４　ａｒ　　
２７　ａに接続されていてもよいのは言うまでもない。

また、上記実施例では、キャパシタＣの下部型ｔｆｔ３
３．３９の突出部３３’、３９’の形状が四角筒状のも
のを示したが、特にこの形状に限るものではなく、円筒
状や十字状などであってもよい。

さらに、上記実施例では素子分離領域２０の形成法とし
て、厚い酸化膜を形成するＬＯＣＯ３法を用いたが、他
の分離方法でもよく、例えばフィールドシールド分離法
であってもこの発明を同様に実施することができる。

〔発明の効果〕

以上のように、この発明によれば、下部電極に基板にほ
ぼ垂直な突出部を形成し、この突出部の側面をキャパシ
タに用いたため、半導体装置の集積化のために素子形成
領域の面積が縮小された場合テあっても、十分なキャパ
シタ容量を確保することができる。

また、突出部を有する下部電極を形成したのち、誘電膜
及び上部電極を順次形成することにより、十分な容量の
信号電荷蓄積用キャパシタを備えたメモリセル等からな
るＤＲＡＭ等の半導体装置を製造することができ、集積
化を図る場合において、極めて有効である。

【図面の簡単な説明】

第１図はこの発明の半導体装置及びその製造方法の一実
施例の各工程の断面図、第２図は第１図の各工程により
得られた半導体装置の平面図、第３図は他の実施例の断
面図、第４図は一般のＤＲＡＭのブロック図、第５図は
第４図の一部の結線図、第６図は第５図の一部の断面図
である。 図において、１つは半導体基板、２０はフィールド絶縁
膜、２１はゲート絶縁膜、２２ａはゲート電極、２４ａ
、２４ｂ、２７ａ、２７ｂは不純物領域、３３．３９は
下部電極、３３’、３９’は突出部、３４は誘電膜、３
５は上部電極、Ｃはキャパシタである。 なお、各図中同一符号は同一または相当部分を示す。

Claims (2)

【特許請求の範囲】
1. （１）第１導電型の半導体基板に所定領域を囲むように
   形成された素子分離領域と、前記所定領域の前記基板上
   にゲート絶縁膜を介して形成されたゲート電極と、前記
   所定領域の前記ゲート電極の両側の前記基板表面に形成
   された２個の第２導電型の不純物領域と、前記基板上に
   形成され一の前記不純物領域に接続された下部電極と、
   前記下部電極の露出表面を被覆して形成された誘電膜と
   、前記誘電膜を被覆して形成された前記下部電極及び前
   記誘電膜とともに信号電荷蓄積用キャパシタを構成する
   上部電極とを備えた半導体装置において、 前記下部電極に一体に前記基板に対してほぼ垂直に突出
   した突出部を形成し、前記突出部の側面を前記キャパシ
   タに用いたことを特徴とする半導体装置。
2. （２）第１導電型の半導体基板に所定領域を囲むように
   素子分離領域を形成する工程と、 前記所定領域上にゲート絶縁膜を介してゲート電極を形
   成する工程と、 前記所定領域の前記基板表面の前記ゲート電極の両側に
   ２個の第２導電型の不純物領域を形成する工程と、 前記基板上に形成され前記基板に対してほぼ垂直に突出
   した突出部を有し一の前記不純物領域に接続された信号
   電荷蓄積用キャパシタの下部電極を形成する工程と、 前記下部電極の露出表面を被覆して前記キャパシタの誘
   電膜を形成する工程と、 前記誘電膜を被覆して前記キャパシタの上部電極を形成
   する工程とを含むことを特徴とする半導体装置の製造方
   法。