JPH02270369A - 半導体記憶装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体記憶装置およびその製造方法に関し、
特に、ソース・ドレイン領域とビット線との接続を改良
して高集積化を図った半導体記憶装置およびその製造方
法に関する。

［従来の技術］ 近年、半導体記憶装置は、コンピュータなどの情報機器
の目覚しい普及によってその需要が急速に拡大している
。さらに、機能的には大規模な記憶容量を有し、かつ高
速動作が可能なものが要求されている。これに伴なって
、半導体記憶装置の高集積化および高速応答性あるいは
高信頼性に関する技術開発が進められている。

半導体記憶装置のうち、記憶情報のランダムな入出力が
可能なものにＤＲＡＭ　（Ｄｙｎａｍｉ　ｃＲａｎｄｏ
ｍ　　Ａｃｃｅｓｓ　　Ｍｅｍｏｒｙ）がある。一般に
、ＤＲＡＭは、多数の記憶情報を蓄積する記憶領域であ
るメモリセルアレイと、外部との入出力に必要な周辺回
路とから構成される。

第２７図は従来の一般的なりＲＡＭの構成を示すブロッ
ク図である。第２７図において、ＤＲＡＭ５０は、記憶
情報のデータ信号を蓄積するためのメモリセルアレイ５
１と、単位記憶回路を構成するメモリセルを選択するた
めのアドレス信号を・外部から受けるためのロウアンド
カラムアドレスバッファ５２と、そのアドレス信号を解
読することによってメモリセルを指定するためのロウデ
コーダ５３およびカラムデコーダ５４と、指定されたメ
モリセルに蓄積された信号を増幅して読出すセンスリフ
レッシュアンプ５５と、データ入出力のためのデータイ
ンバッファ５６およびデータアウトバッファ５７および
クロック信号を発生するクロックジェネレータ５８とを
含んでいる。

半導体チップ上で大きな面積を占めるメモリセルアレイ
５１は、単位記憶情報を蓄積するためのメモリセルがマ
トリックス状に複数個配列されて形成されている。

第２８図は、メモリセルアレイ５１を構成するメモリセ
ルの４ビット分の等価回路図である。図示されたメモリ
セルは、１個のＭＯＳ　（Ｍｅ　ｔ　ａｌ　　　０ｘｉ
ｄｅ　　　Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ）トランジスタ
１５とこれに接続された１個の容量素子１６とから構成
されるいわゆる１トランジスタｌキヤパシタ型のメモリ
セルを示している。このタイプのメモリセルは構造が簡
単なため、メモリセルアレイの集積度を向上させること
が容易であり、大容量のＤＲＡＭに広く用いられている
。

また、ＤＲＡＭのメモリセルは、その情報電荷蓄積用の
キャパシタの構造によっていくつかのタイプに分けるこ
とができるが、その１つに、たとえば特公昭６０−２７
８４号公報に示されたいわゆるスタックドタイプのメモ
リセルがある。

第２９図は、本公報に記載されたスタックドセルの断面
図である。第２９図に示されているように、このタイプ
のメモリセルでは、ワード線１７あるいは素子分離領域
３上にまで延在して形成された２層の導電層８，１０お
よびその間の誘電層９からキャパシタ１６が構成されて
おり、ＤＲＡＭの高集積化に伴なってメモリセルサイズ
が縮小されてもキャパシタ面積を確保することができる
。

［発明が解決しようとする課題］ 上述のごとく、従来のスタックドセルは基本的に高段差
を利用して大きなキャパシタ面積を得ているものであり
、逆にその高段差によってメモリセルのビット線１４を
アクセストランジスタのソース・ドレイン領域７に接続
するための開口部１２のアスペクト（縦横）比が大きく
なり、ビット線１４を形成する導電膜の被覆性が悪くな
り、断線を起こしやすいという問題点があった。

また、ビット線１４の被覆性を高めるために、開口部１
２上部に傾斜をつけることも可能であるが、その場合に
は、ビット線１４とキャパシタ用導電層１０との短絡を
防ぐために、キャパシタ用導電層１０を開口部１２から
離さなければならず、キャパシタ面積が減少するという
問題点があった。

この発明は上述のような問題点を解消するためになされ
たもので、ビット線とアクセストランジスタのソース−
ドレイン領域との電気的接続を容品に行なうことができ
、かつ高集積化を図ることのできる半導体記憶装置およ
びその製造方法を得ることを目的とする。

［課題を解決するための手段］ この発明における半導体記憶装置は、半導体基板表面に
間隔を隔てて形成された２つの不純物領域と、２つの不
純物領域の間に位置し半導体基板の表面上に絶縁膜を介
して形成された導電膜とを含むスイッチング素子と、ス
イッチング素子の不純物領域のいずれか一方領域に接続
された第１電極層と、第１電極層に接して形成された誘
電膜と、誘電膜に接して形成された第２電極層とを含む
信号保持用受動素子と、半導体基板上に延在し、かつ不
純物領域の他方領域に電気的に接続された信号入出力用
導電層を有する単位記憶回路を複数個配列して形成した
記憶領域を含む半導体記憶装置であり、不純物領域の他
方領域と信号入出力用導電層との間には、双方間を接続
するための接続導電層が設けられている。

この発明における半導体記憶装置の製造方法は、半導体
基板表面にゲート絶縁膜を形成するとともにゲート絶縁
膜上にゲート電極を形成するステップと、ゲート電極を
挾む半導体基板表面に１対の不純物領域を形成するステ
ップと、１対の不純物領域のいずれか一方領域に第１電
極層を形成し、第１電極層に接する誘電膜を形成し、誘
電膜に接する第２電極層を形成するステップと、全面に
絶縁膜を被覆するステップと、絶縁膜に開口部を形成し
、１対の不純物領域の他方領域を露出させるステップと
、露出した他方領域上に第１の導電膜を形成するステッ
プと、第１導電膜に一部が接続された第２導電膜を絶縁
膜上に形成するステップとを含む。

【作用］ この発明においては、ビット線としての信号入出力用導
電層は、接続導電層を介してソース・ドレイン領域とし
ての不純物領域に接続されており、ビット線が直接ソー
ス・ドレイン領域に接続されている場合に比べて、段差
が軽減しあるいは解消され、ビット線の被覆性および信
頼性の問題が改善される。また、ビット線を接続するた
めの開口部上部に傾斜をつける必要がないため、キャパ
シタとしての信号保持用受動素子を開口部に近接させる
ことができ、容量の増大が図れる。

［発明の実施例］ 以下、この発明の実施例を図について説明する。

第１図は、この発明の一実施例によるＤＲＡＭのスタッ
クドタイプのメモリセルの平面図である。

第１図には、４ビット分のメモリセルが示されてい・る
。第２図は第１図に示す切断線■−■に沿う断面図であ
り、第３図は第１図に示す切断線ｍ−■に沿う断面図で
ある。第１図を参照して、メモリセルアレイはビット線
１４と、これに直交するワード線１７ａ、１７ｂ、１７
ｃ、１７ｄが形成されている。ビット線１４とワード線
１７ａ〜１７ｄの交差部近傍には、メモリセル１ａ〜１
ｄが形成されている。第１図において、メモリセル１ａ
のワード線は１７ａであり、メモリセル１ｂのワード線
は１７ｄであり、メモリセル１ｃのワード線は１７ｂで
あり、メモリセル１ｄのワード線は１７ｃである。

第２図に示すように、１つのメモリセル１は１つのアク
セストランジスタ（スイッチング素子）１５と、１つの
キャパシタ（信号保持用受動素子）１６とから構成され
ている。メモリセル１は半導体基板２の表面に形成され
たフィールド酸化Ｈ３によってその周囲が囲まれ、隣接
するメモリセルと絶縁分離されている。アクセストラン
ジスタ１５は、半導体基板２表面に形成された不純物領
域７ａ、７ｂと、この不純物領域７ａと７ｂとの間に位
置し、薄いゲート酸化膜４を介して形成されたゲート電
極５とから構成されている。キャパシタ１６は多結晶シ
リコン等の導電材料からなる下部電極８と上部電極１０
との間に窒化膜や酸化膜等の誘電材料からなる誘電体層
９を積層して形成されており、下部電極８はアクセスト
ランジスタ１５のソース・ドレイン領域として機能する
一方の不純物領域７ｂに接続されている。そして、キャ
パシタ１６上には絶縁膜１１を介してビット線１４が設
けられている。ビット線１４と他方の不純物領域７ａと
は、絶縁膜１１に設けられた開口部１２に形成された導
電膜１３によって、電気的に接続されている。

このようなメモリセル構造を用いると、開口部１２の高
いアスペクト比によるビット線の被覆性の問題を考慮す
る必要がなく、開口部１２は必要に応じて小さくするこ
とができ、その結果キャパシタ面積を増大することがで
きる。

次に、本実施例のメモリセルの製造方法を第４八図ない
し第４Ｈ図を用いて説明する。

まず、第４Ａ図を参照して、半導体基板２表面にＬＯＧ
Ｏ３（Ｌｏｃａｌ　　０ｘｉｄａｔｉｏｎｏｆ　　５ｉ
ｌｉｃｏｎ）法を用いて厚いフィールド酸化膜３を形成
する。次に、第４Ｂ図を参照して、半導体基板２を熱酸
化して、フィールド酸化膜３で囲まれた半導体基板２表
面に酸化膜４を形成する。続いて、たとえば減圧ＣＶＤ
法によりたとえばリンのドープされたポリシリコン膜の
ような導電膜５を堆積し、さらに、たとえば減圧ＣＶＤ
法によってたとえば酸化膜のような絶縁膜６を堆積する
。

次に、第４Ｃ図を参照して、これをフォトリソグラフィ
法およびエツチング法を用いて所定の形状にバターニン
グする。これによって、アクセストランジスタ１５のゲ
ート電極５ａ、５ｂが形成されるとともに、ワード線１
７ａ、１７ｄが形成される。そして、このゲート電極５
ａ、５ｂおよびフィールド酸化膜３をマスクとして半導
体基板２表面に不純物をイオ、注入する。これによって
、不純物領域７ａおよび７ｂが形成される。

次に、第４Ｄ図を参照して、さらに、半導体基板２の全
面に、たとえば減圧ＣＶＤ法により酸化膜等の絶縁膜を
堆積し、異方性エツチングによりこの絶縁膜を選択的に
除去し、ゲート電極５，５ａ、５ｂの側壁に絶縁膜のす
・ｒドウオール６〕を形成する。

次に、第４Ｅ図を参照して、半導体基板２の全面に、た
とえば減圧ＣＶＤ法により、多結晶シリコン膜を堆積し
、この多結晶シリコン膜をアクセストランジスタ１５か
ら不純物領域７ｂを経て、フィールド酸化８３上にまで
延在する形状にバターニングする。これによって、下部
電極８が形成される。

次に、第４Ｆ図を参照して、たとえば減圧ＣＶＤ法によ
り窒化膜を半導体基板２全而に堆積し、続いて、半導体
基板２を酸素雰囲気中で熱することにより窒化膜上に酸
化膜を形成し、キャパシタの誘電膜９を得る。次に、た
とえば減圧ＣＶＤ法により、多結晶シリコン膜を半導体
基板２全面に堆積し、キャパシタの下部電極８を被覆す
る形状にバターニングする。これにより、上部電極１０
が形成され、キャパシタ１６ａ、１６ｂが得られる。

次に、第４Ｇ図を参照して、たとえばＣＶＤ法により酸
化膜１１を半導体基板２全面に堆積し、ビット線が接続
される不純物領域７ａ上の酸化膜１１を選択的に除去し
て、開口部１２を形成する。

次に、第４Ｈ図を参照して、たとえばＣＶＤ法により開
口部１２の半導体基板２表面が露出している部分７１に
のみ選択的にタングステン膜１３を形成し、開口部１２
を上記タングステン膜１３でほぼ埋めてしまう。さらに
、たとえばスパッタリング法によりタングステンシリサ
イド膜を半導体基板２の全面に被着し、所定の形状にバ
ターニングすることによりビット線１４を形成する。

上記の例では、導電層１３としで、選択ＣＶＤ法により
形成されたタングステン膜の例を示したが、もちろんこ
の膜に限ることはなく、多結晶シリコン膜と、金属シリ
サイド膜、金属膜、ＴｉＮ膜、あるいはこれらの膜を交
互に重ねた複合膜であってもよい。また、ビット線の導
電層１４としてスパッタリング法により蒸着されたタン
グステンシリサイド膜の例を示したが、もちろん他の導
電膜でもよく、多結晶シリコン膜、金属シリサイド膜、
金属膜、ＴｉＮ膜、あるいはこれらの膜を交互に重ね合
わせた複合膜であってもよい。

第５図および第６図は、この発明の第２の実施例である
ＤＲＡＭのメモリセルの断面構造を示（７ている。この
実施例においては、導電膜１３は開口部１２の一部分を
充填しているが、上記第１の実施例と同様、ビット線コ
４に刻する段差を軽減することができる。

第７図および第８図は、この発明の第３の実施例である
メモリセルの断面構造を示している。この実施例におい
ては、導電膜１３はたとえば減圧ＣＶＤ法により形成さ
れた段差被覆性の良い多結晶シリコン膜からなり、この
多結晶シリコン膜は酸化膜１１上に延在している。ビッ
ト線１４は、導電膜１３上に形成された絶縁膜１８上に
あり、絶縁膜１８の開口部１９の部分で、酸化膜１１上
に延在している導電膜１３と接続している。

第９図はこの発明の第４の実施例であるメモリセルの平
面レイアウトを示す図であり、第１０図は第９図に示す
切断線ｘ−Ｘに沿う断面図であり、第１１図は第９図に
示す切断線Ｘ　Ｉ　−Ｘ　Ｉに沿う断面図である。この
実施例では、酸化膜］１上に、たとえばスパッタ法によ
り蒸着されたタングステンシリサイド膜のような導電層
２０が形成され、導電層２０は導電層１３と電気的に接
続されている。そして、ビット線１４ｃは導電層２０上
に形成された絶縁膜１８上にあり、絶縁膜１８の開口部
１９部分で導電層２０に接続されている。第９図に斜線
で示す導電層２０は、開口部１２．１９下でビット線１
４ｃに接続されているソース・ドレイン７Ｃと、他のソ
ース・ドレイン領域７ｄとを電気的に接続している。導
電層２０はその上に延在するビット線１４ｄと領域Ｓで
交差しており、いわゆるツィスティッドビット線方式の
構造となっている。

ツィスティッドビット線方式は、第１２図に示すように
、１つのセンスアンプから同一方向に出ているビット線
対（Ｂ　Ｌ（１、８Ｌｏ　）　、（Ｂ　Ｌ　＋　。

ＢＬ、）、・・・、　　（ＢＬｌｌｌ、ＢＬｌ、ｌ）に
おいて、ビット線を交互に複数回交差させたものである
。仮想配線として近接した配線Ａを想定し、この配線Ａ
に何らかの電位が与えられると、ビット線ＢＬ０との間
の容ｆｆ１Ｃが大きいとき雑音となり、ビット線ＢＬｏ
の電位が変動する。ツィスティッドピット線方式の場合
には、ペアのビット線ＢＬｏと「口とに対する雑音の影
響が均等になる。その結果、ビット線ＢＬ０とビット線
ＢＬｏの電位差を比較検知する場合、雑音の影響はほと
んど無視して行なわれ得るので誤動作が発生しにくいと
いう利点がある。第１０図および第１１図に示された構
造はツィスティッドピット線方式を容易に実現する。

第１３図および第１４図はこの発明の第５の実施例であ
るメモリセルの段差構造を示している。

この実施例も、ツィスティッドビット線方式に対応する
ものであるが、第１０図および第１１図の実施例では開
口部１２に堆積されている導電層１３とは別の導電層２
０でビット線の交差を行なったが、この実施例では、導
電層１３で開口部１２の堆積と、ビット線の交差を行な
っている。

第１５図および第１６図は、この発明の第６の実施例で
あるメモリセルの断面構造を示している。

この実施例では、導電層１３は開口部１２の一部に堆積
されており、ビット線１４と導電層１３とは導電層２０
を介して電気的に接続されている。

導電層２０は、１つのビット線１４とソース・ドレイン
領域７ａとの接続層としても、あるいは上記のツィステ
ィッドビット線方式のビット線交差としでも利用できる
。

第１７図および第１８図は、この発明の第７の実施例で
あるメモリセルの断面構造を示している。

この実施例では、導電層１３とソース・ドレイン領域７
ａとの間に、たとえば減圧ＣＶＤ法で形成された多結晶
シリコンからなる導電層２１を設けている。この導電層
２１は、ゲート電極５上部に延在した構造であり、開口
部１２形成時の自由度を増大させている。この実施例で
は、導電層１３は選択ＣＶＤ法により導電層２１上に形
成することができる。導電層２１上に選択的に形成され
た導電層１３は均一な結晶構造を有しており、電気的安
定性が大きい。導電層１３およびビット線１４との接続
に関する構造については、上述の実施例が適用できるこ
とはもちろんである。

第１９図および第２０図は、この発明の第８の実施例で
あるメモリセルの断面図である。この実施例においては
、信号電荷蓄積用キャパシタ１６は、厚い絶縁膜２２中
に形成されており、誘電膜９が大きい面積を有するので
、上記の実施例よりも大きな容量が確保できる。

なお、上述の実施例では、キャパシタの上部電極１０は
、開口部１２を形成する前に１．パターニング形成する
場合を示したが、第９の実施例として第２１図に示すよ
うに、絶縁膜２２上に上部電極１０を形成し、この上部
電極１０と絶縁膜２２とを同時に開口してもよい。その
場合には、たとえば減圧ＣＶＤ法により酸化膜を堆積し
、さらに全面エツチングすることにより開口部１２の側
壁部のみに絶縁膜２６をべし、開口部１２の上部電極１
０の露出面を被覆する。このようにすると、開口部１２
と上部電極１０との重ね合わせ余裕が必要でなくなり、
キャパシタ面積をより増大することが可能となる。

第２２図および第２３図は、この発明の第１０の実施例
であるメモリセルの断面図である。この実施例において
は、素子分離領域に、ゲート酸化膜２３．ゲート電極２
４および絶縁膜２５からなるフィールドシールドによる
分離法を用いており、フィールド酸化膜を用いたものに
比ペチャンネルストッパ部からの不純物の拡散がないの
で、チャンネル長の短縮化および素子分離領域の縮小化
が図れる。

信号保持用受動素子の形状は上記実施例に限るものでな
く、以下のような形状であってもよい。

なお、以下には、素子分離領域にフィールドシールド電
極を用いたものについて、信号保持用受動素子の形状の
変形例を説明するが、素子分離領域にＬＯＣＯ３法によ
るフィールド酸化膜を用いてもよいことはもちろんであ
る。

第２４図は、この発明の第１１の実施例のメモリセルを
示す断面図であり、誘電体層９の端部９ａは折返されて
いる。この折返し部における下部電極８の端部８ａと上
部電極１０の一部１０ａと誘電体層９の端部９ａとによ
りキャパシタが形成され、キャパシタ１６の面積がより
拡大されている。この実施例では、下部電極８は上面だ
けでなく下面の一部もキャパシタの形成に貢献している
。

第２５図および第２６図はこの発明の第１２の実施例の
メモリセルを示す断面図であり、下部電極８．誘電体層
９および上部電極１０からなるキャパシタ１６の一部が
突出している。この突出部は、キャパシタ１６の全周に
設けられていて、キャパシタはちょうど箱形あるいは筒
形をしている。

第２５図および第２６図に示す突出部１６１．１６２は
箱あるいは筒の対向する２つの側壁を示している。第２
６図に示すキャパシタは次のように形成される。まず、
ワード線１７が形成された半導体基板２の全面に導電層
を形成し、次に、パターニングを行なって下部電極８の
下層８１を得る。

次に、この下層８１上に窒化膜、酸化膜等の絶縁膜を形
成し、この絶縁膜のうち点線で示す領域の絶縁膜を除去
し、次に、下層８１上に導電層を厚く形成し、突出部１
６１，１６２以外の領域を所定厚みだけエツチングして
突出部を有する下部電極８の上層８２を得る。次に、下
部電極８上に絶縁膜を形成し、パターニングして誘電体
層９を形成して、誘電体層上に上部電極１０を形成する
。

一方、第２５図に示すキャパシタの下部電極は下層、上
層の区別なく一体的に形成された導電層を突出部を除い
てエッチバックして形成しており、ちょうど第２６図に
示す下部電極８から下層８１を取り去った状態となって
いる。

なお、第１９図ないし第２６図に示すメモリセルのビッ
ト線１４と導電膜１３との接続および導電膜１３と不純
物拡散層７ａとの接続方法については、第１図ないし第
１８図で説明した各種変形例が適用できることは言うま
でもない。

また、上述の実施例では、酸化膜１１の表面が平坦な場
合を示したが、もちろん平坦でなくてもよく、同等の効
果を有する。

［発明の効果］ 以上のように、この発明によれば、ビット線とそのビッ
ト線が接続されるトランジスタのソース・ドレイン領域
との間に接続導電層を設け、その接続導電層を介して双
方間を電気的に接続するようにしたので、ビット線を構
成する配線材料の段差被覆性が大きく改善され、高集積
化に好適なメモリセルが得られる。

【図面の簡単な説明】

第１図はこの発明の一実施例によるＤＲＡＭのスタック
ドタイプメモリセルの平面図である。第２図は第１図に
示す切断線■−■に沿う断面図である。第３図は第１図
に示す切断線■−■に沿う断面図である。第４Ａ図ない
し第４Ｈ図はこの発明の一実施例のメモリセルの製造方
法を示す工程断面図である。第５図および第６図はこの
発明の第２の実施例であるＤＲＡＭのメモリセルの断面
図である。第７図および第８図はこの発明の第３の実施
例であるメモリセルの断面図である。第９図はこの発明
の第４の実施例であるメモリセルの平面レイアウトを示
す図である。第１０図は第９図に示す切断線Ｘ−Ｘに沿
う断面図である。第１１図は第９図に示す切断線Ｘ　Ｉ
　−Ｘ　Ｉに沿う断面図である。第１２図はツィスティ
ッドピット線方式を説明するための概略ブロック図であ
る。第１３図および第１４図はこの発明の第５の実施例
であるメモリセルの断面図である。第１５図および第１
６図はこの発明の第６の実施例であるメモリセルの断面
図である。第１７図および第１８図はこの発明の第７の
実施例であるメモリセルの断面図である。第１９図およ
び第２０図はこの発明の第８の実施例であるメモリセル
の断面図である。 第２１図は、この発明の第９の実施例であるメモリセル
の断面図である。第２２図および第２３図は、この発明
の第１０の実施例であるメモリセルの断面図である。第
２４図はこの発明の第１１の実施例であるメモリセルの
断面図である。第２５図および第２６図はこの発明の第
１２の実施例であるメモリセルの断面図である。第２７
図は従来の一般的なりＲＡＭの構成を示すブロック図で
ある。第２８図は第２７図に示すメモリセルアレイを構
成するメモリセルの４ビット分の等価回路図である。第
２９図は従来のスタックドセルの断面図である。 図において、１．ｌａ〜１ｄはメモリセル、２は半導体
基板、３はフィールド酸化膜、４はゲート酸化膜、５は
ゲート電極、７ａ、７ｂ、７ｃは不純物領域、８は下部
電極、９は誘電体層、１０は上部電極、１１は絶縁膜、
１２は開口部、１３は導電膜、１４はビット線、１５は
アクセストランジスタ、１６はキャパシタ、１７ａ〜１
７ｄはワード線を示す。 なお、図中、同一符号は同一または相当部分を示す。

Claims (2)

【特許請求の範囲】
1. （１）半導体基板表面に間隔を隔てて形成された２つの
   不純物領域と、前記２つの不純物領域の間に位置し前記
   半導体基板の表面上に絶縁膜を介して形成された導電膜
   とを含むスイッチング素子、 前記スイッチング素子の前記不純物領域のいずれか一方
   領域に接続された第１電極層と、前記第１電極層に接し
   て形成された誘電膜と、前記誘電膜に接して形成された
   第２電極層とを含む信号保持用受動素子、および 前記半導体基板上に延在し、かつ前記不純物領域の他方
   領域に電気的に接続された信号入出力用導電層を有する
   単位記憶回路を複数個配列して形成した記憶領域を含む
   半導体記憶装置において、前記不純物領域の他方領域と
   前記信号入出力用導電層との間には、双方間を接続する
   ための接続導電層が設けられていることを特徴とする、
   半導体記憶装置。
2. （２）半導体基板表面にゲート絶縁膜を形成するととも
   に、前記ゲート絶縁膜上にゲート電極を形成するステッ
   プと、 前記ゲート電極を挾む前記半導体基板表面に１対の不純
   物領域を形成するステップと、 前記１対の不純物領域のいずれか一方領域に第１電極層
   を形成し、前記第１電極層に接する誘電膜を形成し、前
   記誘電膜に接する第２電極層を形成するステップと、 全面に絶縁膜を被覆するステップと、 前記絶縁膜に開口部を形成し、前記１対の不純物領域の
   他方領域を露出させるステップと、露出した前記他方領
   域上に第１の導電膜を形成するステップと、 前記第１導電膜に一部が接続された第２導電膜を前記絶
   縁膜上に形成するステップとを含む、半導体記憶装置の
   製造方法。