JPH04206962A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体装置、特に任意の記憶情報のランダム
な入出力が可能なりＲＡＭに関し、装置の高集積化を図
ったものに関するものである。

〔従来の技術〕

近年、半導体記憶装置はコンピュータなどの情報機器の
目覚ましい普及によってその需要が急速に拡大している
。さらに、機能的には大規模な記憶容量を有し、かつ高
速動作が可能なものか要求されている。これに伴って、
半導体記憶装置の高集積化及び高速応答性あるいは高信
頼性に関する技術開発が進められている。

半導体記憶装置のなかで、記憶情報のランダムな入出力
か可能なものにＤＲＡＭかある。一般にＤＲＡＭは、多
数の記憶情？′しを蓄積する記憶領域であるメモリセル
アレイと、外部との記憶情報の入出力に必要な周辺回路
とから構成されている。

第３図は一般的なりＲＡＭの構成を示すブロック図であ
り、図において、５０はＤＲＡＭで、記憶情報のデータ
信号を蓄積するためのメモリアレイ５１と、単位記憶回
路を構成するメモリセルを選択するためのアドレス信号
を外部から受けるためのロウアンドカラムアドレスバッ
ファ５２と、そのアドレス信号を解読することによって
メモリセルを指定するためのロウデコーダ５３及びコラ
ムデコーダ５４と、指定されたメモリセルに蓄積された
信号を増幅して読み出すセンスリフレッシュアンプ５５
と、データ入出力のだめのデータインバッファ５６及び
データアウトバッファ５７、及びクロック信号を発生す
るクロックジェネレータ５８を含んでいる。

半導体チップ」二で大きな面積を占めるメモリセルアレ
イ５Ｉは、単位記憶情９１７を蓄積するためのメモリセ
ルかマトリックス状に複数個配列されて形成されている
。第４図は、このメモリアレイ５１を構成するメモリセ
ルの４ビット分の等価回路図を示している。図示された
メモリセルは、１個のＭＯ３＋−ランジスタ２１とこれ
に接続された１個の容量素子２２とから構成されるいわ
ゆるｌ　ｌ−ランジメタ１キヤパシタ型のメモリセルを
示している。このタイプのメモリセルは素子数並びに配
線数か少なく構造が簡単なため、メモリセルアレイの集
積度を向」ニさせることか容易であり、大容量のＤＲＡ
Ｍに広く用いられている。

また、ＤＲＡＭのメモリセルはその信号電荷蓄積用のキ
ャパシタの構造によっていくつかのタイプに分けること
かできるか、その一つに例えは特公昭６０−２７８４号
に示されたいわゆるスタックドタイプのメモリセルかあ
る。第５図はこの公報に記載されたスタックドセルの断
面図である。

図に示されているように、このタイプのメモリセルては
、ワード線（導電膜４ａ）あるいは素子分離領域２上に
まで延在して形成された２層の導電膜１３．１５及びそ
の間の誘電膜１４からキャパシタが構成されている。

〔発明が解決しようとする課題〕

従来の半導体装置（ＤＲＡＭ）は以上のように構成され
ており、装置の高集積化に伴ってメモリセルサイズが縮
小された場合、・キャパシタ面積も同時に縮小される。

しかしながら記憶装置としてのＤＲＡＭの安定動作、信
頼性の観点から、メモリセルサイズが縮小されても１ピ
ツ１〜のメモリセルに蓄え得る電荷量はほぼ一定に維持
されていなければならず、そのためにはキャパシタの誘
電膜を薄くする必要かあるが、このようにすると誘電膜
の信頼性を劣化させるという問題点があった。

この発明は上記のような問題点を解決するためになされ
たもので、メモリセルサイズが縮小されても、誘電膜の
信頼性を劣化させることなくキャパシタ容量を確保する
ことができ、高集積化に適した半導体装置を得ることを
目的とする。

〔課題を解決するための手段〕

この発明に係る半導体装置は、キャパシタの下部電極を
、下層導電膜と、該導電膜上の一部に誘電膜を介して形
成された中間導電膜と、下側導電膜及び中間導電膜上に
、該中間導電膜との間に誘電膜が介在するよう形成され
た上層導電膜とから構成したものである。

〔作用〕

この発明においては、二層の導電膜で形成された信号電
荷蓄積用キャパシタの上部電極の底面部もキャパシタと
して利用できるため、キャパシタ誘電膜を薄膜化するこ
となくキャパシタ容量を増加させることができる。

〔実施例〕

以下、この発明の一実施例を図について説明する。第１
図は本発明の一実施例によるＤＲＡＭのスタックドタイ
プのメモリセルの断面構造図であり、図に示すように、
メモリセルは１個のアクセストランジスタ１９とキャパ
シタ２０とから構成されている。

メモリセルは半導体基板１の表面に形成された不純物領
域６ａ、９ａ及び６ｂ、９ｂと、この不純物領域６ａ、
９ａと６ｂ、９ｂとの間に位置し、薄いゲート酸化膜３
を介して形成されたゲート電極（導電膜４ａ）とから構
成されている。

キャパシタ２０は多結晶シリコン等の導電材料からなる
下部電極１０．１１と、上部電極１５、及びそれらの間
に介在する、窒化膜と酸化膜との積層膜、あるいはタン
タル酸化膜等の誘電材料からなる誘電体層１４とから構
成されており、下部電極１０はアクセストランジスタ１
９のソース或いはドレイン領域６ａ、９ａに接続されて
いる。

下部電極１１の底面は下部電極１０の上面と２箇所で接
続されている。また下部電極１１の底面部も誘電体層１
４、及び上部電極１５で被覆されたキャパシタとなり、
このためメモリセルの平面積を増やすことなくキャパシ
タ面積を増加させている。ピッｌ−線１８はアクセス１
〜ランジスタ１９のソース或いはドレイン領域６ｂ、９
ｂに接続されている。

次に本実施例のメモリセルの製造方法を第２図を用いて
説明する。

第２図（ａ）に示すように、半導体基板１表面の所定領
域に、例えばＬＯＣＯ３法を用いて素子分離領域２を形
成する。

次に半導体基板１表面を熱酸化して、素子分離領域２で
囲まれた半導体基板１表面に酸化膜３を形成し、続いて
、例えば減圧ＣＶＤ法により、例えばリンをドープされ
た多結晶シリコンのような導電膜４．更に例えば減圧Ｃ
ＶＤ法により、例えば酸化膜のような絶縁膜５を順次堆
積する（第２図（ｂ））。

そしてこれらを通常のフ第１・リソフグラフイ法及びド
ライエツチング法を用いて所定の部分を残して除去する
。これによって、誘電膜からなるアクセストランジスタ
及びワード線のゲート電極４ａ、４ａ’、４ｂか形成さ
れる（第２図（Ｃ））。

次にこのゲート電極４ａ、４ａ’、４ｂ及びその上部の
絶縁膜５をマスクとして、例えばイオン注入法によって
半導体基板１表面に比較的低濃度の不純物領域６ａ、６
ｂを形成する（第２図（ｄ））。

その後、例えば減圧ＣＶＤ法により、例えば酸化膜のよ
うな絶縁膜７を半導体基板全面に堆積する（第２図（ｅ
））。

次に異方性エツチング性により、絶縁膜７を選択的に除
去し、ケート電極４ａ、４ａ’、４ｂの上部及び側壁部
に絶縁膜８を形成する（第２図（ｆ））。

さらに、ゲート電極４ａ、４ａ’、４ｂ及びその上側部
の絶縁膜８をマスクとして、例えばイオン注入法によっ
て半導体基板１表面に比較的高濃度の不純物領域９ａ、
９ｂを形成する（第２図（ｇ））。

これによって、いわゆるＬＤＤ構造のトランジスタか形
成されるが、アクセストランジスタの構造はＬＤＤ構造
でなくてもよく、他の構造でも勿論かまわない。

次に、例えば減圧ＣＶＤ法により、例えば多結晶シリコ
ンのような導電膜１０を基板全面に堆積する。続いて、
例えは減圧ＣＶＤ法により、例えば酸化膜のような絶縁
膜１２を堆積し、通常のフォトリソグラフィ法及びドラ
イエツチング法を用いてキャパシタの下部電極となる下
層導電膜１０と上層導電膜ＩＩの接続部を開口する（第
２図０１））。

次に、例えば減圧ＣＶＤ法により、例えば多結晶シリコ
ンのような導電膜１１を堆積し、次に通常のフォトリソ
グラフィ法によってキャパシタ下部電極の上層導電膜１
１のパターンのレジスト膜１３を形成し、レジスト膜１
３をマスクにしてドライエツチング法により導電膜１１
をエツチングする。次に例えばフッ化水素（ＨＦ）水溶
液により絶縁膜１２を除去する。次に、レジスト膜１３
をマスクにしてドライエッチ法により導電膜１０をエツ
チングし、導電膜１０及び導電膜１１から成るキャパシ
タの下部電極を形成する。次に、例えば減圧ＣＶＤ法に
より窒化膜を堆積し、次に酸素雰囲気中で熱処理を施す
ことにより窒化膜の一部を酸化させ、キャパシタの誘電
膜１４とする（第２図（ｊ））。

次に、例えば減圧ＣＶＤ法により、例えば多結晶シリコ
ンのような導電膜を全面に堆積し、所定の領域以外の導
電膜を除去し、キャパシタの上部電極１５ａ（中間導電
膜）、ｂを形成する。（第２図（ｊ））。

次に例えばＣＶＤ法により、例えは酸化膜のような絶縁
膜１６を全面に堆積し、所定の部分にコンタクト１７を
開口する。次に、例えば減圧ＣＶＤ法により、例えば多
結晶シリコンのような導電膜を、さらに続いて、例えは
スパッタ法によりタングステンシリサイド膜を全面に堆
積し、通常のフォトリソグラフィ法及びドライエツチン
グ法を用いてビット線１８を形成する（第２図（ｋ））
。

このように本実施例によれば、キャパシタの下部電極を
、下層導電膜１０上の一部に誘電膜１４を介して形成し
た中間導電膜１５ａと、下側導電膜１０及び中間導電膜
１５ａＪニーに、該中間導電膜１５ａとの間に誘電膜１
４が介在するよう形成された上層導電膜１１とから構成
したから、二層の導電膜１０．１１で形成された信号電
荷蓄積用キャパシタの上層導電膜１１の底面部もキャパ
シタとして利用できるため、キャパシタ誘電膜を薄膜化
することなくキャパシタ容量を増加させることかでき、
高集積化に適した半導体装置を得ることができる。

なお、上記実施例では、ピット線１８としてタングステ
ンシリサイド膜と多結晶シリコンのポリサイド構造の例
を示したが、他の構造のもの、例えば、多結晶シリコン
膜、金属シリサイド膜、金属膜、ＴｉＮ膜、あるいはこ
れらの膜を交互に重ねた複合膜てあってもよい。

また、上記実施例では素子分離領域に厚い酸化膜を形成
するＬ　ＯＣＯＳ法の例を示したか、他の分離方法でも
よく、例えばフィールドシールド分離方法でも同様の効
果を示す。

〔発明の効果〕 以上のように、この発明に係る半導体装置によれば、信
号電荷蓄積用キャパシタの下部電極を二層の導電膜で形
成したから、上層の導電膜の底面もキャパシタとして利
用できるためキャパシタ絶縁膜を薄膜化することなくキ
ャパシタ容量を増やすことかでき、高集積化に適した半
導体装置を得ることかできるという効果かある。

【図面の簡単な説明】

第１図はこの発明の一実施例による半導体装置（ＤＲＡ
Ｍ）のメモリセルを示す断面図、第２図はこの発明の一
実施例による半導体装置（ＤＲＡＭ）の製造フローを示
す断面図、第３図は一般的なり　Ｒ，Ａ　Ｍのブロック
図、第４図は一般的なりＲＡＭのメモリセル４ビット分
の等価回路、第５図は従来の半導体装置（ＤＲＡＭ）の
メモリセルの断面図である。 ■・・・半導体基板、２・・・素子分離領域、３・・・
絶縁膜（ゲート酸化膜）　、４ａ、４ａ　’、４ｂ−導
電膜、５−・・絶縁膜、６ａ、６ｂ・・不純物領域（ｎ
−拡散層）、７．８・・・絶縁膜、９ａ、９ｂ・・・不
純物領域（ｎ＋拡散層）、１０・・・下層導電膜（キャ
パシタの下部電極）、１１・・・上層導電膜（キャパシ
タの下部電極）、１２・・・絶縁膜、１３・・レジスト
膜、１４・・・誘電膜、１５ａ・・・中間導電膜、１５
ｂ・・・導電膜（キャパシタの上部電極）、１６・・絶
縁膜、１７・・・開口部、１８・・・導電膜（ビット線
）、Ｉ９・・・アクセストランジスタ、２０・・・キャ
パシタ、２１・・・ＭＯＳ）ランジスタ、２２・・・容
量素子。 なお図中同一符号は同−又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）メモリセルを、半導体基板の素子領域に形成され
   たアクセストランジスタと、該アクセストランジスタ及
   び素子分離領域上にまたがって設けられ、下部電極上に
   誘電膜を介して上部電極を形成してなるキャパシタとか
   ら構成している半導体装置において、 上記キャパシタの下部電極を、 下層導電膜と、 該導電膜上の一部に誘電膜を介して形成された中間導電
   膜と、 上記下側導電膜及び中間導電膜上に、該中間導電膜との
   間には誘電膜が介在するよう形成された上層導電膜とか
   ら構成したことを特徴とする半導体装置。