JPH03284873A - 積層構造の電荷蓄積部を有する半導体記憶装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明は、半導体記憶装置およびその製造方法に関し
、特に、積層構造を有する電荷蓄積部、いわゆるスタッ
クド・キャパシタセルを備えたダイナミック型ランダム
・アクセス・メモリ（以下、ＤＲＡＭと称する。）およ
びその製造方法に関するものである。

［従来の技術］ 近年、半導体記憶装置はコンピュータなどの情報機器の
目覚しい普及によって、その需要が急速に拡大している
。さらに、機能的には大規模な記憶容量を有し、かつ信
頼性の高いものが要求されている。このような背景の下
に、半導体記憶装置においては高集積化および高信頼性
に関する技術開発が進められている。

半導体記憶装置のうち、記憶情報のランダムな入出力が
可能なものにＤＲＡＭがある。一般に、ＤＲＡＭは多数
の記憶情報を蓄積する記憶領域であるメモリセルアレイ
と、外部との入出力に必要な周辺回路とを含む。

第５図は、−船釣にＤＲＡＭの構成を示すブロック図で
ある。第５図を参照して、ＤＲＡＭ５０は、メモリセル
アレイ５１と、ロウアンドカラムアドレスバッファ５２
と、ロウデコーダ５３およびカラムデコーダ５４と、セ
ンスリフレッシュアンプ５５と、データインバッファ５
６およびデータアウトバッファ５７と、クロックジェネ
レータ５８とを含んでいる。メモリセルアレイ５１は、
記憶情報データ信号を蓄積するためのものである。

ロウアンドカラムアドレスバッファ５２は、単位記憶回
路を構成するメモリセルを選択するためのアドレス信号
Ａｏ−Ａ９を外部から受けるためのものである。ロウデ
コーダ５３およびカラムデコーダ５４は、そのアドレス
信号を解読することによりメモリセルを指定するための
ものである。センスリフレッシュアンプ５５は、指定さ
れたメモリセルに蓄積された信号を増幅して読出すため
のものである。データインバッファ５６およびデータア
ウトバッファ５７は、データ入出力のためのものである
。クロックジェネレータ５８は、各部への制御信号とな
るクロック信号を発生する。

半導体チップ上で大きな面積を占めるメモリセルアレイ
５１は、単位記憶情報を蓄積するためのメモリセルが複
数個配列されて形成されている。

第６図は、メモリセルアレイ５１を構成するメモリセル
の４ビット分の等価回路を示す図である。

メモリセルアレイ５１は、行方向に平行に延びた複数本
のワード線１ａ、ｌｂ、ｌｃ、ｌｄと、列方向に平行に
延びた複数本のビット線２ａ、　　２ｂとを備えている
。ワード線１３〜１ｄとビット線２ａ、２ｂとの交差部
近傍には、メモリセル３が形成されている。さらに、メ
モリセル３は、１個のＭＯＳ　（Ｍｅｔａｌ　　０ｘｉ
ｄｅ　　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）　　トランジス
タ４と１個のキャパシタ５とからなる。なお、第６図に
示されたような１対のビット線２ａ、２ｂがセンスリフ
レッシュアンプ５５に対して平行に配置されたものを折
返しビット線方式と称する。

第６図の等価回路図において示された範囲のＤＲＡＭの
平面配置を第７図に示す。第７図には４個のメモリセル
が示されており、各メモリセルは、動作領域ＡＩ、Ａ２
．Ａ３．Ａ４に形成された１組のＭＯＳトランジスタＱ
ｌ、Ｑ２．Ｑ３．Ｑ４とキャパシタＣｓｌ、Ｃｓ２．Ｃ
ｓ３．Ｃｓ４とから構成される。各トランジスタＱ１〜
Ｑ４を構成するゲート電極は、各メモリセルに対応する
ワード線１ａ〜１ｄの一部によって構成される。ワード
線１ａ〜１ｄの上部には、このワード線１ａ〜１ｄと絶
縁され、かつ直交するようにビット線２ａ、２ｂが形成
されている。ビット線２ａ、２ｂは、コンタクト孔Ｃ１
，Ｃ２，Ｃ３を介してメモリセルに接続される。

次に、第７図において■−■線に沿ったメモリセルの断
面構造を第８図に示す。第８図には２ビット分のメモリ
セル３が示されている。メモリセル３は１個のＭＯＳト
ランジスタ４とキャパシタ５とから構成される。ＭＯＳ
トランジスタ４はシリコン基板４０の表面に互いに間隔
を隔てて形成された１対のソース・ドレイン領域６ａ、
６ｂと、シリコン基板４０の表面上にゲート酸化膜７を
介在させて形成されたゲート電極８（ｌｂ、ｌｃ）とを
備えている。キャパシタ５はＭＯＳ）ランジスタ４のソ
ース・ドレイン領域の一方６ａに接続される下部電極（
ストレージノード）９と下部電極９の上面に形成された
誘電体層１０と誘電体層１０の上面を覆う上部電極（セ
ルプレート）１１とを備えている。下部電極９および上
部電極１１は、たとえばポリシリコンなどから構成され
る。

このような積層構造を有するキャパシタをスタックド・
キャパシタと称する。スタックド・キャパシタ５は、そ
の一部が絶縁膜１２を介在させてゲート電極８の上部に
延在し、さらに他方はフィールド酸化膜１３の上部にま
で延在して形成されている。キャパシタ５などが形成さ
れたシリコン基板４０の表面上は厚い層間絶縁膜１４で
覆われている。層間絶縁膜１４の上に形成されたビット
線２ｂはコンタクトホール１５を介してＭＯＳ）ランジ
スタ４のソース・ドレイン領域の他方６ｂに接続されて
いる。

［発明が解決しようとする課題］ 通常、キャパシタ３の電荷蓄積容量は誘電体層１０を介
在させて対向した下部電極９と上部電極１１との対向面
積に比例する。したがって、キャパシタ３の容量を増加
させるにはこの対向面積を増大させればよい。ところが
、ＤＲＡＭの素子構造は微細化の一途をたどっている。

メモリセルの構造は高集積化のために平面的な占有面積
を縮小化する方法が採用される。このために、キャパシ
タの平面占有面積は制限され、縮小化されてきている。

キャパシタ５の電極間の対向面積が減少し、キャパシタ
の容量が低下することにより、次のような問題点が生ず
る。

（ｉ）　　キャパシタ５の容量が低下するとキャ１３３ パシタ５からの読出信号量が低下する。このために記憶
信号の感度か低下し、ＤＲＡＭの信頼性が低下する。

（１１）　α線によるソフトエラーの発生により誤動作
が生しやすくなる。

このように、キャパシタ容量の低下はＤＲＡＭの本質的
な機能低下を生じ、重要な問題を引き起こす。

そこで、上記のような問題点を解消するためにキャパシ
タの平面占有面積の低減によっても容量の低下を生じる
ことのないキャパシタ構造を有するＤＲＡＭが提案され
ている。第９図は、たとえば、ＩＥＤＭ（Ｉｎｔｅｒｎ
ａｔｉｏｎａｌ　　ｅｌｅｃｔｒｏｎ　　ｄｅｖｉｃｅ
ｓ　　ｍｅｅｔｉｎｇ）８８−ｐｐ、５９６〜５９９で
提案されたスタックド・キャパシタの構造を示す部分断
面図である。この構造によれば、ビット線の上にキャパ
シタが構成されている。第９図を参照して、シリコン基
板１４０の上には、ゲート酸化膜１０７を介在させてワ
ード線と兼用のゲート電極１０　ｌ　ｂ。

１０１ｃが間隔を隔てて形成されている。シリコン基板
１４０には、ゲート電極１０１Ｃによって間隔を隔てら
れたソース・ドレイン領域１０６ａ。

１０６ｂが形成されている。ソース・ドレイン領域１０
６ｂに接続するようにビット線１０２ｂが形成されてい
る。ビット線１０２ｂは、ワード線１０１ｂ、１０１ｃ
の上方に絶縁膜１１２を介在させて形成されている。ビ
ット線１０２ｂの上には、絶縁膜１１４を介在させてス
トレージノード１０９が形成されている。ストレージノ
ード１０９は、ソース・ドレイン領域１０６ａに電気的
に接触するように形成されている。セルプレート１１１
は、誘電体膜１１０を介在させてストレージノード１０
９に対向するように形成されている。

このようにして、電荷蓄積部としてのストレージノード
１０９とセルプレート１１１との下層にビット線１０２
ｂが形成されている。そのため、ビット線１０２ｂがソ
ース・ドレイン領域１０６ｂに接続されるコンタクト部
分の上にまで延びるように、ストレージノート１０９と
セルプレート１１１とを形成することができる。したが
って、電荷蓄積部を構成する２つの電極間の対向面積を
増大することは可能になる。その結果、キャパシタ容量
の増大を図ることが可能になる。

第９図に示されたスタックド・キャパシタの構造におい
て、さらにキャパシタ容量の増大を図った構造が提案さ
れている。第１０図は、ＩＥＤＭ８８−ｐｐ、５９２〜
５９５で提案されたスタックド・キャパシタの構造を示
す部分断面図である。

第１０図を参照して、シリコン基板２４０の上には、ゲ
ート酸化膜２０７を介在させてワード線と兼用のゲート
電極２０１ｂ、２０１ｃが間隔を隔てて形成されている
。シリコン基板２４０には、ゲート電極２０１ｃによっ
て間隔を隔てられたソース・ドレイン領域２０６ａ、２
０６ｂが形成されている。ソース・ドレイン領域２０６
ｂに接続するようにビット線２０２ｂが形成されている
。

ビット線２０２ｂとワード線２０１ｂ、２０１ｃとの間
には絶縁膜２１２が形成されている。ビット線２０２ｂ
の上には、絶縁膜２１４を介在させてストレージノード
２０９が形成されている。このストレージノード２０９
は、その下部がソース・ドレイン領域２０６ａに電気的
に接触するように形成され、その上部がより大きな表面
積を有するように分枝した、いわゆるフィン構造を有す
る。

誘電体膜２１０は、ストレージノード２０９の分枝した
各フィンの表面を覆うように形成されている。セルプレ
ート２１１は、誘電体膜２１０を介在させてストレージ
ノード２０９の分枝した各フィンの表面に対向するよう
に形成されている。このようにストレージノード２０９
をその上部において分枝させ、その分枝されたストレー
ジノード２０９の各フィンの表面をセルプレート２１１
で包囲することにより、キャパシタを構成する２つの電
極間の対向面積を増大させている。これにより、キャパ
シタの容量が増加する。

しかしながら、このキャパシタ構造によれば、ストレー
ジノードの上部を多数に分枝させる必要がある。このよ
うな分枝されたストレージノードを製造することは製造
工程の複雑化を招き、量産性の点において製造歩留りか
かなり低下することか予想される。また、この構造によ
れば、最上層のセルプレートはソース・ドレイン領域に
電気的に接触するストレージノードの根元部分にまで延
びるように形成され得るか、ストレージノードの下部に
位置するセルプレートをストレージノードの根元部分に
まで延びるように形成することは困難である。

そこで、この発明の目的は、キャパシタの平面占有面積
の低減によっても容量の低下を生じさせることがないと
ともに、より簡単な製造工程を用いて、量産性の観点か
ら製造歩留りが低下することのないスタックド・キャパ
シタ構造を有する半導体記憶装置およびその製造方法を
提供することである。

［課題を解決するための手段］ この発明に従った積層構造の電荷蓄積部を有する半導体
記憶装置は、１対の不純物領域と、ゲート電極と、配線
層と、絶縁体層と、第１導体層と、第１誘電体層と、第
２導体層と、第２誘電体層と、第３導体層とを備える。

第１導体層と第３導体層とを含む第１電極と、第２導体
層を含む第２電極とが電荷蓄積部を構成する。半導体基
板は主表面を有し、第１導電型である。１対の不純物領
域は、半導体基板に互いに間隔を隔てて形成された第２
導電型の領域である。ゲート電極は、１対の不純物領域
の間に位置する半導体基板上に絶縁膜を介在させて形成
されている。配線層は、１対の不純物領域の一方に電気
的に接触するように、ゲート電極の上方に絶縁されて形
成されている。絶縁体層は、１対の不純物領域の他方の
表面を露出させる底面と、半導体基板の主表面に対して
ほぼ垂直に延びる側面とからなる孔を有し、配線層を覆
うように形成されている。第１導体層は、孔の底面から
側面の上に延びるように絶縁体層の上に形成され、かつ
半導体基板と絶縁されている。第１誘電体層は、第１導
体層の表面上に形成されている。

第２導体層は、第１誘電体層の表面上に形成され、かつ
その一部が孔を介して他方の不純物領域に電気的に接触
する。第２誘電体層は、第２導体屡の表面上に形成され
、その一部が第１誘電体層と接続されている。第３導体
層は、第２誘電体層の表面上に形成され、その一部が第
１導体層と電気的に接続されている。

この発明に従った半導体記憶装置の製造方法は、以下の
工程を備える。

（ａ）　　策１導電型の半導体基板の主表面上に絶縁膜
を介在させてゲート電極を互いに間隔を隔てて形成する
こと。

（ｂ）　　ゲート電極によって隔てられた第２導電型の
１対の不純物領域を形成すること。

（Ｃ）　１対の不純物領域の一方に電気的に接触するよ
うに、ゲート電極の上方に絶縁されて配線層を形成する
こと。

（ｄ）　１対の不純物領域の他方の表面を露出させる底
面と、半導体基板の主表面に対してほぼ垂直に延びる側
面とからなる孔を有する絶縁体層を、配線層を覆うよう
に形成すること。

（ｅ）　　孔の底面から側面の上に延びるように絶縁体
層の上に第１導体層を、半導体基板と絶縁されて形成す
ること。

（ｆ）　　第１導体層の表面上に第１誘電体層を形成す
ること。

（ｇ）　　その一部が孔を介して他方の不純物領域に電
気的に接触するように、第１誘電体層の表面上に第２導
体層を形成すること。

（ｈ）　　その一部が第１誘電体層と接続されるように
、第２導体層の表面上に第２誘電体層を形成すること。

（ｉ）　　その一部が第１導体層と電気的に接続される
ように、第２誘電体層の表面上に第３導体層を形成する
こと。

［作用］ この発明においては、電荷蓄積部の第１電極を構成する
第２導体層と、第２電極を構成する第１導体層および第
３導体層とが積層構造を有する。

第２導体層と第１導体層、第２導体層と第３導体層のそ
れぞれが対向する面の間に第１誘電体層、第２誘電体層
が形成されている。また、第１誘電体層と第２誘電体層
とが部分的に接続されることにより一体の誘電体層が構
成され、第１導体層と第３導体層とが部分的に接続され
ることにより一体的な第２電極が構成されている。この
ため、電荷蓄積部において有効な容量部分は、第２導体
層と、これを両側から挾み込むように一体化された第１
導体層および第３導体層との対向部分となる。

さらに、第２電極を構成する第１導体層は、絶縁体層の
孔の底面から、半導体基板の主表面に対してほぼ垂直に
延びる側面に沿って延びるように形成されている。これ
により、その上に形成される第１導体層および第３導体
層も絶縁体層の孔の側面に延びるように形成される。そ
の結果、絶縁体層の厚みに比例して、第１導体層および
第３導体層のそれぞれが第２導体層と対向する面積を増
大することが可能になる。したがって、第１電極の表面
積を複雑な形状によって増大させることなく、第１電極
と第２電極との対向面積を増大することが可能になる。

この発明の電荷蓄積部の積層構造は、複雑な形状を有し
ないので、簡単な製造プロセスの組合わせによって製造
され得る。そのため、量産性の観点から実現性の高いス
タックド・キャパシタを提供することが可能になる。

［実施例］ 以下、この発明の一実施例について図を用いて説明する
。

第１図は、この発明の一実施例によるＤＲＡＭのメモリ
セルの配置を示す平面図である。第１図には折返しビッ
ト線方式のメモリセルの配置が示されている。複数本の
ワード線１かロウデコーダから平行に延びている。これ
らのワード線１に交差するようにプリチャージ回路とセ
ンスアンプとに接続された複数本のビット線２が互いに
平行に延びている。ワード線１とビット線２との交差部
近傍には動作領域Ａが構成されている。ビット線２はコ
ンタクト孔Ｃを介して各メモリセルの動作領域Ａに接続
される。１つの動作領域Ａには２ビット分のメモリセル
が構成され、各メモリセルに対応してキャパシタコンタ
クトホールＣｔが形成されている。

第２図は、第１図の一部分を拡大して示す部分平面図で
ある。第２図を参照して、動作領域Ａの上にワード線１
ｂ、ｌｃが延びるように形成されている。これらのワー
ド線１ｂ、ｌｃの両側にキャパシタコンタクトホールＣ
ｔ１．Ｃｔ２が形成されている。ビット線２ｂは、ワー
ド線１ｂ、ＩＣと直交する方向に延びており、コンタク
トホールＣ１を介して動作領域Ａに接続される。

第３図は第２図のｍ−ｍ線に沿った断面を示す部分断面
図である。第３図には２ビット分のメモリセルが示され
ている。第３図を参照して、メモリセル３はＭＯＳトラ
ンジスタ４とキャパシタ５とからなる。ＭＯＳトランジ
スタ４は、ｐ型シリコン基板４０の表面に互いに間隔を
隔てて形成された１対のソース・ドレイン領域５ａ、５
ｂと、ソース・ドレイン領域６ａ、６ｂの間に位置する
シリコン基板４０の表面上にゲート酸化膜７を介在して
形成されたゲート電極８（ワード線１ｂｌｃ）とを備え
ている。また、キャパシタ５は、下部電極（ストレージ
ノード）９と、この下部電極９を両側から挾み込むよう
に積層された２層の部分からなる上部電極（セルプレー
ト）１１とを備えている。下部電極９と上部電極１１の
対向する面の間には誘電体層１０が形成されている。下
部電極９の一部はＭＯＳ）ランジスタ４の一方のソース
・ドレイン領域６ａに接続されている。この接続領域を
除いて誘電体層１０は下部電極９の表面領域を覆ってい
る。上部電極１１の下部層１１ａと上部層１１ｂとは、
ゲート電極８の上部およびフィールド酸化膜１３の上部
あるいはその両方で互いに接続され、誘電体層１０の表
面領域を完全に覆うように形成されている。

このように、本実施例によるキャパシタ５は、下部電極
９を中間層として、上部電極１１の上部層１１ｂおよび
下部層１１ａとで積層された３層構造を有する。このよ
うな３層構造をなすキャパシタ５では、下部電極９の上
面と下面および側面で上部電極１１と対面する領域が電
荷蓄積領域として作用する。したがって、この対向面積
は従来の２層のみのスタックド・キャパシタに比べて電
荷蓄積容量部分が増大する。しかも、シリコン基板４０
の表面上の平面占有面積は、従来のものと比較して特に
増大するものではない。

また、キャパシタ５は、ビット線２ｂの上方に１μｍ程
度以上の膜厚を有する層間絶縁膜１４ｂを介在させて形
成されている。そのため、下部電極９と、上部電極１１
の上部層１１ｂおよび下部層１１ａとの対向面積は、層
間絶縁膜１４ｂの膜厚が厚くなればなるほど、増大する
ことになる。

したかって、下部電極９の表面積かより大きくなるよう
に、その形状を複雑にさせることなく、層間絶縁膜を厚
くすることによりキャパシタの２つの電極の対向面積を
増加させることかできる。

なお、ヒツト線２ｂは、ケート電極８の上方に層間絶縁
膜１４ａを介在させて形成されている。

このビット線２ｂは他方のソース・ドレイン領域６ｂに
コンタクトホール１５を介して接続されている。

上記実施例によるＤＲＡＭのメモリセルの製造方法につ
いて第４Ａ図〜第４１図を参照して説明する。第４Ａ図
〜第４Ｉ図は、この発明のメモリセルの製造方法の一例
を工程順に示した部分断面図である。

まず、第４Ａ図を参照して、ｐ型シリコン基板４０の表
面の所定領域に素子分離用のフィールド酸化膜１３が互
いに間隔を隔てて形成される。シリコン基板４０の表面
上には、ゲート酸化膜となるシリコン酸化膜７が形成さ
れる。このシリコン酸化膜７の表面上には、ＣＶＤ　（
Ｃｈｅｍｉ　ｃａＩ　　Ｖａｐｏｒ　　Ｄｅｐｏｓｉｔ
ｉｏｎ）法を用いてポリシリコン層８が形成される。こ
のポリシリコン層８の表面上には絶縁用のシリコン酸化
膜１２ａが形成される。

次に第４Ｂ図を参照して、ポリシリコン層８およびシリ
コン酸化膜１２ａを所定の形状にパターニングし、ゲー
ト電極８（ワード線１ａ、ｌｂ。

ｌｃ、ｌｄ）を形成する。ゲート電極８をマスクとして
シリコン基板４０中に砒素やリンなどのｎ型不純物を導
入することにより、低濃度のソース・ドレイン領域６が
形成される。さらに、全面上にはシリコン酸化膜１２ｂ
が形成される。

第４Ｃ図を参照して、異方性エツチングによりシリコン
酸化膜１２ｂを除去することにより、ゲート電極８の上
面および側面に自己整合的に絶縁膜１２を形成する。こ
の絶縁膜１２で覆われたゲート電極８をマスクとして、
ｎ型の不純物イオンをシリコン基板４０表面にイオン注
入し、高濃度のｎ型不純物領域を形成する。これによっ
て、ＭＯＳトランジスタ４の１対のソース・ドレイン領
域６ａ、６ｂを形成する。ソース・ドレイン領域６ａ、
６ｂの表面上には絶縁膜１７が形成される。

第４Ｄ図を参照して、ＣＶＤ法等によりＢＰＳＧ等の層
間絶縁膜１４ａが全面上に形成される。

その後、この層間絶縁膜１４ａ中に、他方のソース・ド
レイン領域６ｂの表面が露出するように異方性エツチン
グを用いてコンタクトホール１５を形成する。このコン
タクトホール１５を介して他方のソース・ドレイン領域
６ｂに電気的に接触するように、ポリシリコン層等から
なるビット線２ｂが形成される。

第４Ｅ図を参照して、ＣＶＤ法等によりＳｉＯ２等から
なる層間絶縁膜１４ｂが、たとえば１μｍ程度以上の膜
厚を有するように形成される。その後、キャパシタコン
タクトホールＣｔｌ、Ｃｔ２を異方性エツチング等を用
いて層間絶縁膜１４ａ、１４ｂ中に形成する。このキャ
パシタコンタクトホールＣｔｌ、Ｃｔ２によって露出さ
れた一方のソース・ドレイン領域６ａの表面上には、熱
酸化等によりシリコン酸化膜か形成される。その後、全
面上にＣＶＤ法を用いてポリシリコン層１１ａが形成さ
れる。

第４Ｆ図を参照して、ポリシリコン層１１ａおよび絶縁
膜１７をエツチングにより除去し、一方のソース・ドレ
イン領域６ａの表面を露出させる。

これにより、キャパシタ５の上部電極（セルプレー１）
１１を構成する下部層１１ａが形成される。

上部電極の下部層１１ａの表面上および露出された一方
のソース・ドレイン領域６ａの表面上にシリコン窒化膜
１０ａを形成する。このシリコン窒化膜１０ａはキャパ
シタ５の誘電体層１０の一部を構成する。

その後、第４Ｇ図に示すように、一方のソース・トレイ
ン領域６ａの表面上に形成されたシリコン窒化膜１０ａ
の一部を除去し、一方のソース・ドレイン領域６ａの表
面を露出させる。全面にＣＶＤ法を用いてポリシリコン
層９を形成する。

第４Ｈ図を参照して、ポリシリコン層９を所定の形状に
パターニングする。パターニングされたポリシリコン層
９はキャパシタ５の下部電極（ストレージノード）９を
構成する。その下部電極９の一部はＭＯＳトランジスタ
４の一方のソース・ドレイン領域６ａにシリコン窒化膜
１０ａの開口を介して接続されている。下部電極９の表
面上に再びシリコン窒化膜１０ｂを形成する。これによ
り、シリコン窒化膜１０ｂは下層のシリコン窒化膜１０
ａと接続され、下部電極９の表面を包囲するように形成
される。

第４Ｉ図に示すように、上部電極１１の下部層１１ａ上
に形成された誘電体層１０ｂの一部を除去し、上部電極
１１の下部層１１ａの表面を部分的に露出させる。本実
施例では、下部層１１ａの露已部分は、ゲート電極８の
上部およびフィールド酸化膜１３の上部、あるいはビッ
ト線２ｂの上部に延在した部分の一部である。次に、全
面上にＣＶＤ法を用いてポリシリコン層１１ｂを形成す
る。このポリシリコン層１１ｂはキャパシタ５の上部電
極の上部層を構成する。

このように、この発明においては、下部電極（ストレー
ジノード）９を、上部層１１ａと下部層１１ｂの２層か
らなる上部電極（セルプレート）１１で挾み込んだ３層
構造から、キャパシタ５が構成される。各導電層９．ｌ
ｌａ、ｌｌｂの間には誘電体層１０が形成されることに
より、上部電極１１と下部電極９との対向面積が増加す
る。これにより、電荷蓄積量の大きいキャパシタ５が構
成されている。このようなキャパシタ構造は、層間絶縁
膜に形成されたコンタクトホールの側面に沿って延びて
いる。そのため、ストレージノードは単純な断面形状を
有しており、ストレージノードとセルプレートとの対向
面積を増加させるために複雑な製造工程を採用する必要
はない。その結果、本発明のスタックド・キャパシタの
構造は、量産性の観点からも実現性の高いものである。

［発明の効果］ 以上のように、この発明によれば半導体記憶装置の電荷
蓄積部を、絶縁体層の孔の底面から側面に沿って延びる
第１電極を第２電極で挾み込むように形成した積層構造
によって構成したので、キャパシタ容量を増大すること
ができる。また、絶縁体層の膜厚を厚くするだけで、キ
ャパシタ容量を増加することが可能となる。そのため、
複雑な表面形状を有する第１電極を形成する必要がなく
、簡単な製造プロセスの組合わせにより、容量を増大さ
せた積層構造のキャパシタを量産性の観点から容易に製
造することができる。

【図面の簡単な説明】

第１図は、この発明の一実施例によるＤＲＡＭのメモリ
セルの配置を示す平面図である。 第２図は、第１図の一部分を拡大して示す部分平面図で
ある。 第３図は、第２図の■−■線に沿った断面を示す部分断
面図である。 第４Ａ図、第４Ｂ図、第４Ｃ図、第４Ｄ図、第４Ｅ図、
第４Ｆ図、第４Ｇ図、第４Ｈ図、第４Ｉ図は、第３図に
示されたメモリセルの製造方法を工程順に示す部分断面
図である。 第５図は、−船釣なりＲＡＭの概略的な構成を示すブロ
ック図である。 第６図は、第５図に示されたＤＲＡＭの４ビット分のメ
モリセル構造を示す等価回路図である。 第７図は、第６図に示されたメモリセルアレイの配置を
示す部分平面図である。 第８図は第７図の■−■線に沿った断面を示す部分断面
図である。 第９図は容量の増大が図られたスタックド・キャパシタ
を有するメモリセルの構造の先行技術を示す部分断面図
である。 第１０図は、容量の増大が図られたスタックド・キャパ
シタを有するメモリセルの構造のもう１つの先行技術を
示す部分断面図である。 図において、ｌａ、ｌｂ、ｌｃ、ｌｄはワード線、２ａ
、２ｂはビット線、３はメモリセル、４はＭＯＳトラン
ジスタ、５はキャパシタ、６ａ。 ６ｂはソース・ドレイン領域、８はゲート電極、９は下
部電極、１０は誘電体層、１１は上部電極、１１ａは下
部層、ｌｌｂは上部層である。 なお、各図中、同一符号は同一または相当部分を示す。

Claims (2)

【特許請求の範囲】
1. （１）積層構造の電荷蓄積部を有する半導体記憶装置で
   あって、 主表面を有する第１導電型の半導体基板と、前記半導体
   基板に互いに間隔を隔てて形成された第２導電型の１対
   の不純物領域と、 前記１対の不純物領域の間に位置する前記半導体基板上
   に絶縁膜を介在させて形成されたゲート電極と、 前記１対の不純物領域の一方に電気的に接触するように
   、前記ゲート電極の上方に絶縁されて形成された配線層
   と、 前記１対の不純物領域の他方の表面を露出させる底面と
   、前記半導体基板の主表面に対してほぼ垂直に延びる側
   面とからなる孔を有し、前記配線層を覆うように形成さ
   れた絶縁体層と、 前記孔の底面から側面の上に延びるように前記絶縁体層
   の上に形成され、かつ前記半導体基板と絶縁されている
   第１導体層と、 前記第１導体層の表面上に形成された第１誘電体層と、 前記第１誘電体層の表面上に形成され、かつその一部が
   前記孔を介して前記他方の不純物領域に電気的に接触す
   る第２導体層と、 前記第２導体層の表面上に形成され、その一部が前記第
   １誘電体層と接続された第２誘電体層と、前記第２誘電
   体層の表面上に形成され、その一部が前記第１導体層と
   電気的に接続された第３導体層とを備え、 前記第１導体層および前記第３導体層を含む第１電極と
   、前記第２導体層を含む第２電極とが電荷蓄積部を構成
   する、積層構造の電荷蓄積部を有する半導体記憶装置。
2. （２）積層構造の電荷蓄積部を有する半導体記憶装置の
   製造方法であって、 第１導電型の半導体基板の主表面上に絶縁膜を介在させ
   てゲート電極を互いに間隔を隔てて形成する工程と、 前記ゲート電極によって隔てられた第２導電型の１対の
   不純物領域を形成する工程と、 前記１対の不純物領域の一方に電気的に接触するように
   、前記ゲート電極の上方に絶縁されて配線層を形成する
   工程と、 前記１対の不純物領域の他方の表面を露出させる底面と
   、前記半導体基板の主表面に対してほぼ垂直に延びる側
   面とからなる孔を有する絶縁体層を、前記配線層を覆う
   ように形成する工程と、前記孔の底面から側面の上に延
   びるように前記絶縁体層の上に第１導体層を、前記半導
   体基板と絶縁されて形成する工程と、 前記第１導体層の表面上に第１誘電体層を形成する工程
   と、 その一部が前記孔を介して前記他方の不純物領域に電気
   的に接触するように、前記第１誘電体層の表面上に第２
   導体層を形成する工程と、 その一部が前記第１誘電体層と接続されるように、前記
   第２導体層の表面上に第２誘電体層を形成する工程と、 その一部が前記第１導体層と電気的に接続されるように
   、前記第２誘電体層の表面上に第３導体層を形成する工
   程とを備えた、積層構造の電荷蓄積部を有する半導体記
   憶装置の製造方法。