JPH01154551A - 半導体メモリ集積回路装置及びその製造方法 - Google Patents
半導体メモリ集積回路装置及びその製造方法Info
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- JPH01154551A JPH01154551A JP62312014A JP31201487A JPH01154551A JP H01154551 A JPH01154551 A JP H01154551A JP 62312014 A JP62312014 A JP 62312014A JP 31201487 A JP31201487 A JP 31201487A JP H01154551 A JPH01154551 A JP H01154551A
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- 238000003860 storage Methods 0.000 title claims abstract description 30
- 239000004065 semiconductor Substances 0.000 title claims abstract description 16
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 239000003990 capacitor Substances 0.000 claims abstract description 53
- 238000000034 method Methods 0.000 claims abstract description 15
- 238000005530 etching Methods 0.000 claims abstract description 10
- 238000000151 deposition Methods 0.000 claims abstract description 9
- 238000009792 diffusion process Methods 0.000 claims description 32
- 239000012535 impurity Substances 0.000 claims description 11
- 230000003647 oxidation Effects 0.000 claims description 7
- 238000007254 oxidation reaction Methods 0.000 claims description 7
- 239000000758 substrate Substances 0.000 claims description 6
- 239000004020 conductor Substances 0.000 claims description 5
- 238000002955 isolation Methods 0.000 claims description 5
- 230000001590 oxidative effect Effects 0.000 claims description 3
- 230000002093 peripheral effect Effects 0.000 abstract description 16
- 238000000206 photolithography Methods 0.000 abstract description 7
- 239000002019 doping agent Substances 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 25
- 239000002184 metal Substances 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 238000002161 passivation Methods 0.000 description 4
- 230000017260 vegetative to reproductive phase transition of meristem Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 239000003989 dielectric material Substances 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000004040 coloring Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000000280 densification Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000005549 size reduction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、スタックトキャパシタセルを用いたＭＯ５型
半導体グイナミソクランダムアクセスメモリの製造方法
に関するものである。
半導体グイナミソクランダムアクセスメモリの製造方法
に関するものである。
（従来の技術）
従来、このような分野の技術としては、例えば、別冊
Ｎｏ、１ 日経マイクロデバイス「実用化に向けて始
動する４ＭＤＲＡＭ ノ全貌Ｊ Ｐ、１１７〜１３０
゜Ｐ、 １６５〜１７４ （１９８７年５月）に示すも
のがあった。
Ｎｏ、１ 日経マイクロデバイス「実用化に向けて始
動する４ＭＤＲＡＭ ノ全貌Ｊ Ｐ、１１７〜１３０
゜Ｐ、 １６５〜１７４ （１９８７年５月）に示すも
のがあった。
第３図はかかる従来のスタックトキャパシタセルを用い
たグイナミノクランダムアクセスメモリ（半導体メモリ
集積回路装置）の製造方法の一例である。ここでは、セ
ル部と周辺部を分けて示している。以下、セル部を中心
に説明する。
たグイナミノクランダムアクセスメモリ（半導体メモリ
集積回路装置）の製造方法の一例である。ここでは、セ
ル部と周辺部を分けて示している。以下、セル部を中心
に説明する。
公知の酸化、拡散工程を経て、基板１上に分離用選択酸
化膜２とゲート絶縁膜３とゲート電極４とサイドウオー
ル絶縁膜５と基板と反対専電型の比較的低濃度（１０”
〜１０ ” ／ ｃｕｔ ）の不純物波１１に層６及
び該不純物拡散層６と同導電型の比較的高濃度の不純物
拡散層７ （以下、高濃度拡散層と称する）から成るト
ランジスタと、全面に被着した絶縁１１ｉ８が形成され
る〔第３図（ａ）参照〕。ここでゲート電極４はワード
ラインの役割も果たし、高濃度拡散層面Ｉ７は蓄積キャ
パシタの一部の役割も果たす。
化膜２とゲート絶縁膜３とゲート電極４とサイドウオー
ル絶縁膜５と基板と反対専電型の比較的低濃度（１０”
〜１０ ” ／ ｃｕｔ ）の不純物波１１に層６及
び該不純物拡散層６と同導電型の比較的高濃度の不純物
拡散層７ （以下、高濃度拡散層と称する）から成るト
ランジスタと、全面に被着した絶縁１１ｉ８が形成され
る〔第３図（ａ）参照〕。ここでゲート電極４はワード
ラインの役割も果たし、高濃度拡散層面Ｉ７は蓄積キャ
パシタの一部の役割も果たす。
次に、スタックトキャパシタの下部電極と高濃度拡散層
７との接続孔９を公知のホトリソグラフィ法（露光／現
像／エツチングを含む）で開孔する〔第３図（ｂ）参照
〕。
７との接続孔９を公知のホトリソグラフィ法（露光／現
像／エツチングを含む）で開孔する〔第３図（ｂ）参照
〕。
続いて、スタックトキャパシタの電荷蓄積部となる下部
電極１０を通常のホトリソグラフィ法で形成する〔第３
図（ｃ）参照〕。ここで下部電極１０は通常高濃度拡散
層７と同一導電型の多結晶シリコンが使われる。
電極１０を通常のホトリソグラフィ法で形成する〔第３
図（ｃ）参照〕。ここで下部電極１０は通常高濃度拡散
層７と同一導電型の多結晶シリコンが使われる。
次に、全面に誘電体膜１１を被若し、更に、その全面に
スタックトキャパシタの上部電極１２を通常のホトリソ
グラフィ法で所定のパターンに形成する〔第３図（ｄ）
参照〕。ここで上部電極１２は通常下部電極１０と同種
の多結晶シリコンが使われる。
スタックトキャパシタの上部電極１２を通常のホトリソ
グラフィ法で所定のパターンに形成する〔第３図（ｄ）
参照〕。ここで上部電極１２は通常下部電極１０と同種
の多結晶シリコンが使われる。
また、誘電体膜１１は、ここでは全面に残存しているが
、上部電極１２の下部以外が除去されていてもかまわな
い。
、上部電極１２の下部以外が除去されていてもかまわな
い。
次に、眉間絶縁膜１３、メタル配線１４、パソシヘーシ
ョン絶縁膜１５を形成して最終構造が得られる〔第３図
（ｅ）参照〕。
ョン絶縁膜１５を形成して最終構造が得られる〔第３図
（ｅ）参照〕。
また、周辺部においては、第３図（ａ′）は第３図（ａ
）に、第３図（ｄ′）は第３図（ｄ）における周辺部の
構造を示し、更に、キャパシタ上部電極１２に所定の電
圧を提供するメタル配線１４′との接触孔１６を、全面
的にメタル配線と所定の位置で接触する接触孔を形成す
るホトリソグラフィ工程と同時に形成した状態での最終
構造が第３図（ａ′）である。
）に、第３図（ｄ′）は第３図（ｄ）における周辺部の
構造を示し、更に、キャパシタ上部電極１２に所定の電
圧を提供するメタル配線１４′との接触孔１６を、全面
的にメタル配線と所定の位置で接触する接触孔を形成す
るホトリソグラフィ工程と同時に形成した状態での最終
構造が第３図（ａ′）である。
（発明が解決しようとする問題点）
しかし、以上述べた従来の方法によれば、スタック１〜
キャパシタ部は下部電極１０と上部電極１２の対向する
表面積部に形成されるのみであり、例えば、下部電極１
０と上部電極１２が対向しない絶縁膜８と接する面は殆
どキャパシタに寄与しない。
キャパシタ部は下部電極１０と上部電極１２の対向する
表面積部に形成されるのみであり、例えば、下部電極１
０と上部電極１２が対向しない絶縁膜８と接する面は殆
どキャパシタに寄与しない。
このために、本構造のスタックトキャパシタセルを高密
度化、即ち、下部電極１０のサイズを縮小する際、回路
性能から要求されるギャパシタ容量を満足しようとする
とキャパシタ誘電体膜１１を一定膜厚とするとサイズの
小型化に限界がきてしまう。即ち、本構造の半導体メモ
リ集積回路装置の高密度化の大きな制限要因となる問題
点があった。
度化、即ち、下部電極１０のサイズを縮小する際、回路
性能から要求されるギャパシタ容量を満足しようとする
とキャパシタ誘電体膜１１を一定膜厚とするとサイズの
小型化に限界がきてしまう。即ち、本構造の半導体メモ
リ集積回路装置の高密度化の大きな制限要因となる問題
点があった。
本発明は、上記問題点を除去し、より小型化が可能な半
導体メモリ集積回路装置及びその製造方法を提供するこ
とを目的とする。
導体メモリ集積回路装置及びその製造方法を提供するこ
とを目的とする。
（問題点を解決するための手段）
本発明は、上記問題点を解決するために、スタックトキ
ャパシタセルを有する半導体メモリ集積回路装置におい
て、不純物拡散層に接続されるスタックトキャパシタの
電荷蓄積電極と、該電荷蓄積電極の゛下面に形成される
第１のプレート電極及び第１の誘電体膜と、前記電荷蓄
積電極上に形成される第２の誘電体膜及び第２のプレー
ト電極とを設けるようにしたものである。
ャパシタセルを有する半導体メモリ集積回路装置におい
て、不純物拡散層に接続されるスタックトキャパシタの
電荷蓄積電極と、該電荷蓄積電極の゛下面に形成される
第１のプレート電極及び第１の誘電体膜と、前記電荷蓄
積電極上に形成される第２の誘電体膜及び第２のプレー
ト電極とを設けるようにしたものである。
本発明の半導体メモリ集積回路装置は以下のようにして
製造する。
製造する。
基板上に分１雛領域、トランジスタ、少なくとも電荷蓄
積電極が接、鋳される拡散層及び絶縁膜を形成する工程
と、全面に導電性を有する第１のプレート電極、続いて
耐酸化性を存する第１の誘電体膜を被着する工程と、前
記拡散層と電荷蓄積電極の接続部となる接続孔を拡散層
上の所定の位置に前記絶縁膜、第１のプレート電極、第
１の誘電体膜を通して開孔し、拡散層の開孔部表面を露
出せしめる工程と、酸化性雰囲気において前記第１のプ
レート電極の開花側面露出部及び前記拡散層開孔露出部
を所定の厚さ酸化し、酸化膜を形成する工程と、前記酸
化膜のみを選択的にエツチングする所定の条件で全面異
方性エツチングすることにより前記拡散層表面露出部上
に形成された酸化膜のみをｉ！沢的に除去する工程と、
電荷蓄積電極となる導体を全面に被着し、所定の形状に
形成する工程と、第２の誘電体膜を全面に被着し、セル
周辺部において第１及び第２誘電体膜の開花部を所定の
位置に形成し、前記第１のプレート電極表面を露出する
工程と、第２のプレート電極となる導体を全面被着し、
少なくとも前記電荷蓄積電極を覆う所定の形状に形成す
る工程とを施すようにしたものである。
積電極が接、鋳される拡散層及び絶縁膜を形成する工程
と、全面に導電性を有する第１のプレート電極、続いて
耐酸化性を存する第１の誘電体膜を被着する工程と、前
記拡散層と電荷蓄積電極の接続部となる接続孔を拡散層
上の所定の位置に前記絶縁膜、第１のプレート電極、第
１の誘電体膜を通して開孔し、拡散層の開孔部表面を露
出せしめる工程と、酸化性雰囲気において前記第１のプ
レート電極の開花側面露出部及び前記拡散層開孔露出部
を所定の厚さ酸化し、酸化膜を形成する工程と、前記酸
化膜のみを選択的にエツチングする所定の条件で全面異
方性エツチングすることにより前記拡散層表面露出部上
に形成された酸化膜のみをｉ！沢的に除去する工程と、
電荷蓄積電極となる導体を全面に被着し、所定の形状に
形成する工程と、第２の誘電体膜を全面に被着し、セル
周辺部において第１及び第２誘電体膜の開花部を所定の
位置に形成し、前記第１のプレート電極表面を露出する
工程と、第２のプレート電極となる導体を全面被着し、
少なくとも前記電荷蓄積電極を覆う所定の形状に形成す
る工程とを施すようにしたものである。
（作用）
本発明は、上記のように、拡散層が接続されるスタック
トキャパシタの電荷蓄積電極（下部電極）の下面に第１
のプレート電極及び第１のキャパシタ誘電体膜を加え、
電荷蓄積電極と第１のプレート電極とが接する箇所を選
択的に酸化して電気的に絶縁し、更に、前記電荷蓄積電
極上り第２のキャパシタ誘電体膜及び第２のプレート電
極を形成する。一方、周辺部において第１及び第２のプ
レート電極を接続する接触孔を設け、周辺部から延びる
プレート電極に所定のプレート電圧が加わるようにする
。従って、前記電荷蓄積電極の下面を含め全表面をキャ
パシタとして有効に使えるため、同じサイズでもって従
来に比べ略２倍の容量を得ることができる。つまり、同
じキャパシタ誘電体でもって従来に比べ約１／２までキ
ャパシタサイズの小型化を図ることができる。
トキャパシタの電荷蓄積電極（下部電極）の下面に第１
のプレート電極及び第１のキャパシタ誘電体膜を加え、
電荷蓄積電極と第１のプレート電極とが接する箇所を選
択的に酸化して電気的に絶縁し、更に、前記電荷蓄積電
極上り第２のキャパシタ誘電体膜及び第２のプレート電
極を形成する。一方、周辺部において第１及び第２のプ
レート電極を接続する接触孔を設け、周辺部から延びる
プレート電極に所定のプレート電圧が加わるようにする
。従って、前記電荷蓄積電極の下面を含め全表面をキャ
パシタとして有効に使えるため、同じサイズでもって従
来に比べ略２倍の容量を得ることができる。つまり、同
じキャパシタ誘電体でもって従来に比べ約１／２までキ
ャパシタサイズの小型化を図ることができる。
（実施例）
以下、本発明の実施例について図面を参照しながら詳細
に説明する。
に説明する。
第１図は本発明の実施例を示す半導体メモリ集積回路装
置の断面図であり、第１図（ａ）はそのセル部の断面図
、第１図（ｂ）はその周辺部の断面図である。
置の断面図であり、第１図（ａ）はそのセル部の断面図
、第１図（ｂ）はその周辺部の断面図である。
これらの図において、２１は基板であり、例えば、ｐ型
シリコン基板、２２は素子分離用選択酸化膜、２３はゲ
ー ト絶縁■々、２４はゲート電極、２５はサイドウオ
ール絶縁膜、２６は基板２１と反対導電型、例えば、ｎ
型の比較的低／店度の不純物拡散層、２７は該不純物拡
散、ｌ？Ｊ２６と同導電型の比較的高；；度の不純物拡
散層２７（以下、高濃度拡散層と称する）、２８は絶縁
膜、２９は、＋、、 ｊ農度拡散層２７と同導電型の多
結晶シリコンからなる第１のプレート電極、３０は窒化
膜等の耐酸化性のある第１のキャパシタ誘電体膜、３２
は第１のプレート電極２９の側面に形成される部分酸化
膜、３５はスタックトキャパシタの電荷蓄積電極（下部
電極）、３６は第２のキャパシタ誘電体膜、３８は第２
のプレート電極、３９は第２のプレート電極３８のパタ
ーンユング時に第２のキャパシタ誘電体膜３６、第１の
キャパシタ誘電体膜３０、第１のプレート電極２９を自
己整合時にエツチング除去して得られる端部である。更
に、４０は層間絶縁膜、４１はメタル配線、４２はパッ
シベーション絶縁膜である。また、周辺部においては、
第１図（ｂ）に示すように、プレート電圧印加用メタル
配線４１′と第１及び第２のプレート電極２９．３８の
接続が行われる。
シリコン基板、２２は素子分離用選択酸化膜、２３はゲ
ー ト絶縁■々、２４はゲート電極、２５はサイドウオ
ール絶縁膜、２６は基板２１と反対導電型、例えば、ｎ
型の比較的低／店度の不純物拡散層、２７は該不純物拡
散、ｌ？Ｊ２６と同導電型の比較的高；；度の不純物拡
散層２７（以下、高濃度拡散層と称する）、２８は絶縁
膜、２９は、＋、、 ｊ農度拡散層２７と同導電型の多
結晶シリコンからなる第１のプレート電極、３０は窒化
膜等の耐酸化性のある第１のキャパシタ誘電体膜、３２
は第１のプレート電極２９の側面に形成される部分酸化
膜、３５はスタックトキャパシタの電荷蓄積電極（下部
電極）、３６は第２のキャパシタ誘電体膜、３８は第２
のプレート電極、３９は第２のプレート電極３８のパタ
ーンユング時に第２のキャパシタ誘電体膜３６、第１の
キャパシタ誘電体膜３０、第１のプレート電極２９を自
己整合時にエツチング除去して得られる端部である。更
に、４０は層間絶縁膜、４１はメタル配線、４２はパッ
シベーション絶縁膜である。また、周辺部においては、
第１図（ｂ）に示すように、プレート電圧印加用メタル
配線４１′と第１及び第２のプレート電極２９．３８の
接続が行われる。
第２図は本発明の実施例を示す半導体メモリ集積回路装
置の製造工程図である。ここではセル部と周辺部に分け
て示されている。以下、セル部を中心に説明する。同一
番号は第１図と同じである。
置の製造工程図である。ここではセル部と周辺部に分け
て示されている。以下、セル部を中心に説明する。同一
番号は第１図と同じである。
まず、従来の第３図（ａ）工程と同様に、公知の酸化、
拡散工程を経て、基板２１上に素子分離用選ｌＲ酸化膜
２２とゲート絶縁膜２３とゲート電極２４とサイドウオ
ール絶縁膜２５と基板と反対導電型の比較的低濃度（１
０１７〜１０”／ｃｄ）の不純物拡散層２６及び該不純
物拡散層２６と同導電型の比較的高濃度の不純物拡散層
（高濃度拡散層）２７から成るトランジスタと、全面に
被着した絶縁膜２８が形成される〔第２図（ａ）参照〕
。一方、この工程の周辺部の構造は第２図（ｈ′）に示
される。
拡散工程を経て、基板２１上に素子分離用選ｌＲ酸化膜
２２とゲート絶縁膜２３とゲート電極２４とサイドウオ
ール絶縁膜２５と基板と反対導電型の比較的低濃度（１
０１７〜１０”／ｃｄ）の不純物拡散層２６及び該不純
物拡散層２６と同導電型の比較的高濃度の不純物拡散層
（高濃度拡散層）２７から成るトランジスタと、全面に
被着した絶縁膜２８が形成される〔第２図（ａ）参照〕
。一方、この工程の周辺部の構造は第２図（ｈ′）に示
される。
次に、第１のプレート電極２９となる高濃度拡散層２７
と同電極型の多結晶シリコンを被着し、続いて窒化膜等
の耐酸化性のある第１のキャパシタ誘電体膜３０を被着
する〔第２図（ｂ）参照〕。一方、この工程の周辺部の
構造は第２図（ｂ′）に示される。
と同電極型の多結晶シリコンを被着し、続いて窒化膜等
の耐酸化性のある第１のキャパシタ誘電体膜３０を被着
する〔第２図（ｂ）参照〕。一方、この工程の周辺部の
構造は第２図（ｂ′）に示される。
次に、電荷蓄積電極（下部電極）を接続する開孔部３１
を通常のホトリソグラフィ法で形成し、第１のプレート
電極２９の側面及び高濃度拡散層２７の一部を露出せし
める〔第２図（ｃ）参照〕。一方、この工程の周辺部の
構造は第２図（ｂ′）と同様である。
を通常のホトリソグラフィ法で形成し、第１のプレート
電極２９の側面及び高濃度拡散層２７の一部を露出せし
める〔第２図（ｃ）参照〕。一方、この工程の周辺部の
構造は第２図（ｂ′）と同様である。
次に、所定の条件で全面酸化を加えると開孔部３１で露
出する第１のプレート電極２９、高濃度拡散層２７の部
分が選択的に酸化され、部分酸化膜３２及び３３が形成
される〔第２図（ｄ）参照〕。例えば、酸化を８００℃
〜９５０℃で行えば、第１のキャパシタ誘電体膜３０が
１００人程変波も該誘電体膜は殆ど酸化されずに、部分
酸化膜３２．３３を１００ 人〜１０００変波度形成す
ることが可能である。一方、この工程の周辺部の構造は
第２図（ｂ′）と同様である。
出する第１のプレート電極２９、高濃度拡散層２７の部
分が選択的に酸化され、部分酸化膜３２及び３３が形成
される〔第２図（ｄ）参照〕。例えば、酸化を８００℃
〜９５０℃で行えば、第１のキャパシタ誘電体膜３０が
１００人程変波も該誘電体膜は殆ど酸化されずに、部分
酸化膜３２．３３を１００ 人〜１０００変波度形成す
ることが可能である。一方、この工程の周辺部の構造は
第２図（ｂ′）と同様である。
この後、異方性ドライエツチング（ＲＩＥ ）により部
分酸化膜３３のみを選択的にエツチングする。
分酸化膜３３のみを選択的にエツチングする。
例えば、エツチングガスとしてＣｎＦｚ−３２／Ｃ１Ｈ
ｚｓ （ｎ１ｍ ；整数）系を用いるとＳｉｎｇとＳｉ
Ｎのエツチング速度比を十分に大きくとれる。
ｚｓ （ｎ１ｍ ；整数）系を用いるとＳｉｎｇとＳｉ
Ｎのエツチング速度比を十分に大きくとれる。
−例として、ＣｆＦ６／Ｃ２１１４を使うと、ＳｉＮは
殆どエツチングされず、ＳｉＯ□のみ〜８００ 人／
ｍ ｉ ｎ と高いエツチング速度を得ることができる
。このようにして部分酸化膜３２は残し、部分酸化膜３
３のみを除去し、開花部３４を形成する〔第２図（ｅ）
参照〕。
殆どエツチングされず、ＳｉＯ□のみ〜８００ 人／
ｍ ｉ ｎ と高いエツチング速度を得ることができる
。このようにして部分酸化膜３２は残し、部分酸化膜３
３のみを除去し、開花部３４を形成する〔第２図（ｅ）
参照〕。
一方、この工程の周辺部の構造は第２図（ｂ′）と同様
である。
である。
次に、第３図（Ｃ）、第３図（ｄ）と同様の工程を経て
、スタックトキャパシタの電荷蓄積電極（下部電極）３
５、第２のキャパシタ誘電体膜３６を形成する〔第２図
（ｆ）参照〕。一方、周辺部においては、セル部におい
て、第２図（ｅ）の工程を終了し、スタックトキャパシ
タの電荷蓄積電極３５を形成し、第２のキャパシタ誘電
体膜３６を被着した後、周辺部のみ第１及び第２のプレ
ート電極２９．３８を接続する接続孔３７を通常のホト
リソグラフィ法で開孔する〔第２図（ｆ’））。
、スタックトキャパシタの電荷蓄積電極（下部電極）３
５、第２のキャパシタ誘電体膜３６を形成する〔第２図
（ｆ）参照〕。一方、周辺部においては、セル部におい
て、第２図（ｅ）の工程を終了し、スタックトキャパシ
タの電荷蓄積電極３５を形成し、第２のキャパシタ誘電
体膜３６を被着した後、周辺部のみ第１及び第２のプレ
ート電極２９．３８を接続する接続孔３７を通常のホト
リソグラフィ法で開孔する〔第２図（ｆ’））。
次に、その全表面に第２のプレート電極３日を形成する
〔第２図（ｇ）参照〕。一方、セル部においては、前記
した接続孔３７を含めた全面に第２のプレート電極３８
を被着することにより、第１のプレート電極２９と第２
のプレート電極３８とを接続する〔第２図（ｇ’））。
〔第２図（ｇ）参照〕。一方、セル部においては、前記
した接続孔３７を含めた全面に第２のプレート電極３８
を被着することにより、第１のプレート電極２９と第２
のプレート電極３８とを接続する〔第２図（ｇ’））。
次に、第２のプレート電極３８のパターニング時に第２
のキャパシタ誘電体膜３６、第１のキャパシタ誘電体膜
３０、第１のプレート電極２９を自己整合時にエツチン
グ除去し、それらの端部３９が形成される〔第２図（ｈ
）参照〕。一方、この工程の周辺部の構造は第２図（ｈ
′）に示される。
のキャパシタ誘電体膜３６、第１のキャパシタ誘電体膜
３０、第１のプレート電極２９を自己整合時にエツチン
グ除去し、それらの端部３９が形成される〔第２図（ｈ
）参照〕。一方、この工程の周辺部の構造は第２図（ｈ
′）に示される。
ここで、スタックトキャパシタの電荷蓄積電極３５、第
２のプレート電極３８は第１のプレート２９と同じ導電
型の不純物を含む多結晶シリコンでも良いし、他の導体
材料でも良い。また、第２のキャパシタ誘電体ｖ３６は
第１のキャパシタ誘電体膜３０と同じ誘電体膜でも良い
し、別の高誘電体膜でも良い。
２のプレート電極３８は第１のプレート２９と同じ導電
型の不純物を含む多結晶シリコンでも良いし、他の導体
材料でも良い。また、第２のキャパシタ誘電体ｖ３６は
第１のキャパシタ誘電体膜３０と同じ誘電体膜でも良い
し、別の高誘電体膜でも良い。
続いて、第３図と同様に、層間絶縁膜４０、メタル配線
４１、パッシベーション絶縁膜４２を形成して最終構造
が得られる〔第１図参照〕。
４１、パッシベーション絶縁膜４２を形成して最終構造
が得られる〔第１図参照〕。
なお、本発明は上記実施例に限定されるものではなく、
本発明の趣旨に基づいて種々の変形が可能であり、これ
らを本発明の範囲から排除するものではない。
本発明の趣旨に基づいて種々の変形が可能であり、これ
らを本発明の範囲から排除するものではない。
（発明の効果）
以上、詳細に説明したように、本発明によれば、電荷蓄
積電極（下部電極）の下面を含め全表面をキャパシタと
して有効に使えるため、同じサイズでもって従来に比べ
略２倍の容量を得ることができる。つまり、同じキャパ
シタ誘電体でもって従来に比べ約１／２までキャパシタ
サイズの小型化を図ることができる。
積電極（下部電極）の下面を含め全表面をキャパシタと
して有効に使えるため、同じサイズでもって従来に比べ
略２倍の容量を得ることができる。つまり、同じキャパ
シタ誘電体でもって従来に比べ約１／２までキャパシタ
サイズの小型化を図ることができる。
従って、回路性能を満足する所定の容量に対して従来の
スタックトキャパシタに比べ約１／２のキャパシタサイ
ズまで縮小可能となり、それによりスタックトキャパシ
タセルサイズ及びそれを使用したグイナミソクメモリ集
積回路装置の高密度化を大幅に促進することができる。
スタックトキャパシタに比べ約１／２のキャパシタサイ
ズまで縮小可能となり、それによりスタックトキャパシ
タセルサイズ及びそれを使用したグイナミソクメモリ集
積回路装置の高密度化を大幅に促進することができる。
第１図は本発明の実施例を示す半導体メモリ集積回路装
置の断面図、第２図は本発明の実施例を示す半導体メモ
リ集積回路装置の製造工程図、第３図は従来の半導体メ
モリ集積回路装置の製造工程図である。 ２１・・・基板、２２・・・素子分離用選択酸化膜、２
３・・・ゲート絶縁膜、２４・・・ゲート電極、２５・
・・サイドウオール絶縁膜、２６・・・不純物拡散層、
２７・・・高濃度不純物拡散層、２８・・・絶縁膜、２
９・・・第１のプレート電極、３０・・・第１のキャパ
シタ誘電体膜、３１．３４・・・開花部、３２、３３・
・・部分酸化膜、３５・・・電荷蓄積電極（下部電極）
、３６・・・第２のキャパシタ誘電体膜、３７・・・接
続孔、３８・・・第２のプレート電極、３９・・・端部
、４０・・・層間箱Ｉｉ １１９．４１・・・メタル配
線、４２・・・パッシベーション呈色縁膜。 特許出願人 沖電気工業株式会社
置の断面図、第２図は本発明の実施例を示す半導体メモ
リ集積回路装置の製造工程図、第３図は従来の半導体メ
モリ集積回路装置の製造工程図である。 ２１・・・基板、２２・・・素子分離用選択酸化膜、２
３・・・ゲート絶縁膜、２４・・・ゲート電極、２５・
・・サイドウオール絶縁膜、２６・・・不純物拡散層、
２７・・・高濃度不純物拡散層、２８・・・絶縁膜、２
９・・・第１のプレート電極、３０・・・第１のキャパ
シタ誘電体膜、３１．３４・・・開花部、３２、３３・
・・部分酸化膜、３５・・・電荷蓄積電極（下部電極）
、３６・・・第２のキャパシタ誘電体膜、３７・・・接
続孔、３８・・・第２のプレート電極、３９・・・端部
、４０・・・層間箱Ｉｉ １１９．４１・・・メタル配
線、４２・・・パッシベーション呈色縁膜。 特許出願人 沖電気工業株式会社
Claims (2)
- （１）スタックトキャパシタ型セルを有する半導体メモ
リ集積回路装置において、 （ａ）不純物拡散層に接続されるスタックトキャパシタ
の電荷蓄積電極と、 （ｂ）該電荷蓄積電極の下面に形成される第１のプレー
ト電極及び第１の誘電体膜と、 （ｃ）前記電荷蓄積電極上に形成される第２の誘電体膜
及び第２のプレート電極とを具備することを特徴とする
半導体メモリ集積回路装置。 - （２）スタックトキャパシタ型セルを有する半導体メモ
リ集積回路装置の製造方法において、（ａ）基板上に分
離領域、トランジスタ、少なくとも電荷蓄積電極が接続
される拡散層及び絶縁膜を形成する工程と、 （ｂ）全面に導電性を有する第１のプレート電極、続い
て耐酸化性を有する第１の誘電体膜を被着する工程と、 （ｃ）前記拡散層と電荷蓄積電極の接続部となる接続孔
を拡散層上の所定の位置に前記絶縁膜、第１のプレート
電極、第１の誘電体膜を通して開孔し、拡散層の開孔部
表面を露出せしめる工程と、（ｄ）酸化性雰囲気におい
て前記第１のプレート電極の開孔側面露出部及び前記拡
散層開孔露出部を所定の厚さ酸化し、酸化膜を形成する
工程と、（ｅ）前記酸化膜のみを選択的にエッチングす
る所定の条件で全面異方性エッチングすることにより前
記拡散層表面露出部上に形成された酸化膜のみを選択的
に除去する工程と、 （ｆ）電荷蓄積電極となる導体を全面に被着し、所定の
形状に形成する工程と、 （ｇ）第２の誘電体膜を全面に被着し、セル周辺部にお
いて第１及び第２誘電体膜の開孔部を所定の位置に形成
し、前記第１のプレート電極表面を露出する工程と、 （ｈ）第２のプレート電極となる導体を全面被着し、少
なくとも前記電荷蓄積電極を覆う所定の形状に形成する
工程とを施すようにしたことを特徴とする半導体メモリ
集積回路装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62312014A JPH01154551A (ja) | 1987-12-11 | 1987-12-11 | 半導体メモリ集積回路装置及びその製造方法 |
| US07/280,155 US4899203A (en) | 1987-12-11 | 1988-12-05 | Semiconductor memory integrated circuit and process of fabricating the same |
| US07/428,045 US5061651A (en) | 1987-12-11 | 1989-10-27 | Method of making dram cell with stacked capacitor |
| US07/551,579 US5075745A (en) | 1987-12-11 | 1990-07-02 | Capacitor cell for use in a semiconductor memory integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62312014A JPH01154551A (ja) | 1987-12-11 | 1987-12-11 | 半導体メモリ集積回路装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01154551A true JPH01154551A (ja) | 1989-06-16 |
Family
ID=18024174
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62312014A Pending JPH01154551A (ja) | 1987-12-11 | 1987-12-11 | 半導体メモリ集積回路装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (3) | US4899203A (ja) |
| JP (1) | JPH01154551A (ja) |
Families Citing this family (42)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01129440A (ja) * | 1987-11-14 | 1989-05-22 | Fujitsu Ltd | 半導体装置 |
| JPH01154551A (ja) * | 1987-12-11 | 1989-06-16 | Oki Electric Ind Co Ltd | 半導体メモリ集積回路装置及びその製造方法 |
| US5219781A (en) * | 1988-12-08 | 1993-06-15 | Mitsubishi Denki Kabushiki Kaisha | Method for manufacturing semiconductor memory device having a stacked type capacitor |
| JPH02156566A (ja) * | 1988-12-08 | 1990-06-15 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
| US5162249A (en) * | 1989-04-03 | 1992-11-10 | Hyundai Electronics Industries Co., Ltd. | Method of making semiconductor memory device having a double stacked capacitor |
| US5166090A (en) * | 1989-05-01 | 1992-11-24 | Samsung Electronics Co., Ltd. | Method for manufacturing a semiconductor random access memory cell |
| US5183772A (en) * | 1989-05-10 | 1993-02-02 | Samsung Electronics Co., Ltd. | Manufacturing method for a DRAM cell |
| JPH0770618B2 (ja) * | 1989-05-22 | 1995-07-31 | 三菱電機株式会社 | 半導体記憶装置およびその製造方法 |
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| JPH03173126A (ja) * | 1989-11-30 | 1991-07-26 | Mitsubishi Electric Corp | 多層膜構造の半導体装置およびその製造方法 |
| US5196909A (en) * | 1989-11-30 | 1993-03-23 | Sgs-Thomson Microelectronics, Inc. | Capacitor for DRAM cell |
| US5006481A (en) * | 1989-11-30 | 1991-04-09 | Sgs-Thomson Microelectronics, Inc. | Method of making a stacked capacitor DRAM cell |
| KR950010115B1 (ko) * | 1990-02-23 | 1995-09-07 | 금성일렉트론주식회사 | 캐패시터 제조방법 및 구조 |
| JP2818964B2 (ja) * | 1990-03-30 | 1998-10-30 | 三菱電機株式会社 | 積層構造の電荷蓄積部を有する半導体記憶装置の製造方法 |
| DE4143485C2 (de) * | 1990-03-30 | 1995-09-28 | Mitsubishi Electric Corp | Zusammengesetzte Kondensatorstruktur |
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| KR930000718B1 (ko) * | 1990-05-21 | 1993-01-30 | 삼성전자 주식회사 | 반도체장치의 제조방법 |
| KR920001716A (ko) * | 1990-06-05 | 1992-01-30 | 김광호 | 디램셀의 적층형 캐패시터의 구조 및 제조방법 |
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| JP2797746B2 (ja) * | 1991-04-05 | 1998-09-17 | 日本電気株式会社 | 集積回路用容量素子の製作方法 |
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| JP3474332B2 (ja) * | 1994-10-11 | 2003-12-08 | 台灣茂▲夕▼電子股▲分▼有限公司 | Ｄｒａｍ用の自己調整されたキャパシタ底部プレート・ローカル相互接続方法 |
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| US6214687B1 (en) | 1999-02-17 | 2001-04-10 | Micron Technology, Inc. | Method of forming a capacitor and a capacitor construction |
| US6498088B1 (en) | 2000-11-09 | 2002-12-24 | Micron Technology, Inc. | Stacked local interconnect structure and method of fabricating same |
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| JP5001578B2 (ja) * | 2005-06-30 | 2012-08-15 | ラピスセミコンダクタ株式会社 | 半導体記憶装置及び半導体記憶装置の製造方法 |
| KR20120121722A (ko) * | 2011-04-27 | 2012-11-06 | 에스케이하이닉스 주식회사 | 반도체 소자 및 그 형성 방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5521102A (en) * | 1978-08-01 | 1980-02-15 | Toshiba Corp | Semiconductor memory cell |
| JPS59141262A (ja) * | 1983-02-02 | 1984-08-13 | Nec Corp | 半導体メモリセル |
| JPS61150366A (ja) * | 1984-12-25 | 1986-07-09 | Nec Corp | Ｍｉｓ型メモリ−セル |
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| JPH01154551A (ja) * | 1987-12-11 | 1989-06-16 | Oki Electric Ind Co Ltd | 半導体メモリ集積回路装置及びその製造方法 |
-
1987
- 1987-12-11 JP JP62312014A patent/JPH01154551A/ja active Pending
-
1988
- 1988-12-05 US US07/280,155 patent/US4899203A/en not_active Expired - Lifetime
-
1989
- 1989-10-27 US US07/428,045 patent/US5061651A/en not_active Expired - Lifetime
-
1990
- 1990-07-02 US US07/551,579 patent/US5075745A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5075745A (en) | 1991-12-24 |
| US5061651A (en) | 1991-10-29 |
| US4899203A (en) | 1990-02-06 |
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