JPH0770618B2 - 半導体記憶装置およびその製造方法 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は一般に半導体記憶装置に関するものであり、
より特定的には、記憶容量を増大できるように改良され
た半導体記憶装置に関する。この発明は、さらにそのよ
うな半導体記憶装置を製造する方法に関する。

［従来の技術］ ICメモリは、多数の記憶素子からなるメモリセルアレイ
と、入出力に必要な周辺回路から構成されており、それ
らは同一基板上に形成されている場合が多い。

第５図は、一般のRAMの構成の一例を示すブロック図で
ある。図を参照して、メモリセルアレイ１には、複数の
ワード線および複数ビット線が互いに交差するように配
置されている。これらのワード線とビット線との各交点
には、メモリセルが設けられている。メモリセルの選択
は、Ｘアドレスバッファ・デコーダ２によって選択され
た１つのワード線とＹアドレスバッファ・デコーダ３に
よって選択された１つのビット線との交点をもとに行な
われる。選択されたメモリセルにデータが書込まれた
り、あるいはそのメモリセルに蓄えられていたデータが
読出されたりするが、このデータの書込／読出の指示は
R/W制御回路４によって与えられる読出／書込制御信号
（R/W）によって行なわれる。データの書込時には、入
力データ（Din）がR/W制御回路４を介して選択されたメ
モリセルに入力される。一方、データの読出時には、選
択されたメモリセルに蓄えられているデータがセンスア
ンプ５によって検出された後、増幅され、データ出力バ
ッファ６を介して出力データ（Dout）として外部へ出力
される。

第６図はメモリセルの書込／読出動作を説明するために
示されたダイナミック型メモリセルの等価回路図であ
る。

図を参照して、ダイナミック型メモリセルは１組の電界
効果型トランジスタ７とキャパシタ８とからなる。電界
効果型トランジスタ７のゲート電極はワード線９に接続
される。キャパシタ８に接続される電界効果型トランジ
スタ７のソース／ドレイン電極はビット線10に接続され
る。データの書込時にはワード線９に所定の電位が印加
される。それによって、電界効果型トランジスタ７が導
通し、ビット線10に印加された電荷がキャパシタ８に蓄
えられる。一方、データの読出時にはワード線９に所定
の電位が印加される。それによって、電界効果型トラン
ジスタ７が導通し、キャパシタ８に蓄えられていた電荷
がビット線10を介して取出される。

第７図は溝型キャパシタメモリセルを備える従来の半導
体記憶装置の平面図であり、第８図は第７図におけるVI
II−VIII線に沿う断面図である。

これらの図を参照して、半導体基板11の主表面には、活
性領域21を分離するための素子間分離用絶縁膜12が形成
されている。さらに、半導体基板11の主表面上にはゲー
ト酸化膜13を介してゲート電極14（ワード線９に対応）
が形成されている。ゲート電極14は多結晶シリコンで形
成される。半導体基板11の主表面上であって、かつゲー
ト電極14の両側に位置する部分には、ソース／ドレイン
領域17,18が形成されている。半導体基板11の主表面に
は、溝15が形成されている。溝15の内壁面には、ストレ
ージノード16が形成されている。ストレージノード16
は、不純物を溝15の内壁面に注入し、これを拡散させる
ことによって形成された導電領域である。ストレージノ
ード16とソース／ドレイン領域17とは、半導体基板11の
主表面上に設けられた連結用の不純物拡散層19で電気的
に接続されている。

溝15の内壁面を覆うようにキャパシタ絶縁膜20が設けら
れている。キャパシタ絶縁膜20の一端は、素子間分離用
絶縁膜12の上にまで延びている。キャパシタ絶縁膜20を
覆うように、セルプレート22が設けられている。セルプ
レート22の一部は、溝15内に埋込まれている。

ゲート電極14およびセルプレート22を含む半導体基板11
の表面全面に層間絶縁膜23が設けられている。層間絶縁
膜23にはコンタクトホール24が形成されている。このコ
ンタクトホール24を介して、ビット線25がソース／ドレ
イン領域18に接続されている。

以上のように構成されている半導体記憶装置は、ワード
線９が選択されて、ゲート電極14に所定の電位が印加さ
れることによって、ソース／ドレイン領域17,18間を導
通させて、読出／書込動作を行なうのである。

次に、上述したような溝型キャパシタを備える従来の半
導体記憶装置の製造方法について説明する。

第9A図を参照して、半導体基板11の主表面に活性領域を
他の活性領域から分離するための、素子間分離用絶縁膜
12を形成する。次に、半導体基板11上に、電界効果型ト
ランジスタのゲート酸化膜13、ゲート電極14、および酸
化膜26を形成する。これらは、半導体基板11上に熱酸化
膜、多結晶シリコン膜、CVDSiO₂膜を順次形成し、その
後、これらの薄膜をフォトリソグラフィ法でドライエッ
チングすることによって得られる。

次に、第9B図を参照して、半導体基板11の主表面に向け
て、Ｎ型不純物イオン27を自己整合的に注入する。その
後、熱処理を行なうことにより、半導体基板11の主表面
上であって、かつゲート電極14の両側に位置する部分
に、第１の不純物拡散領域28が形成される。

次に、第9C図を参照して、ゲート電極14の側壁にサイド
ウォールスペーサ29を形成する。

次に、第9D図を参照して、半導体基板11の表面全面に、
エッチング用のフォトレジスト30を形成する。その後、
溝を形成すべき領域の上部分に所望の形状の開口部がで
きるように、フォトレジスト30をフォトリソグラフィ法
によりパターニングする。その後、このパターニングさ
れたフォトレジスト30をマスクにして、半導体基板11の
主表面の選択エッチングを行なうと（たとえば、選択性
がでるようにその条件が選ばれた反応性イオンエッチン
グで行なわれる。）、半導体基板11の主表面に溝15が形
成される。その後、フォトレジスト30が除去される。

その後、第9E図を参照して、回転イオンを注入法によっ
て、溝15の内壁面（側壁面および底面）にＮ型不純物イ
オン27をイオン注入する。イオン注入後熱処理を行なう
と、溝15の内壁面に、第１の不純物拡散領域と連なった
第２の不純物拡散領域31が形成される。

次に、第9F図を参照して、溝15の内壁面を含む半導体基
板11の全面に窒化膜32を成膜し、その後、この窒化膜32
の熱酸化を行なう。その後、溝15の内部を含む半導体基
板11の全面に多結晶シリコン膜33を形成する。その後、
この多結晶シリコン膜33の上に、エッチング用のフォト
レジスト34を形成する。その後、フォトレジスト34を所
望の形状にパターニングし、このパターニングされたフ
ォトレジスト34をマスクにして、選択エッチング法によ
って、窒化膜32および多結晶シリコン膜33をパターニン
グする。これによって、それぞれ、キャパシタ絶縁膜お
よびセルプレート電極が得られる。

次に、第9G図を参照して、半導体基板11の全面に層間絶
縁膜23をCVD法によって堆積する。その後、層間絶縁膜2
3にコンタクトホール24を形成し、このコンタクトホー
ルを介して、ビット線10を第１不純物拡散領域28に接続
すると、第８図に示す半導体記憶装置が得られる。

ところで、このような溝型キャパシタを備える半導体記
憶装置においては、その記憶容量の増大は、第８図を参
照して、溝15の深さを深くすることによって実現され
る。

さて、半導体記憶装置の記憶容量を増大させる他の方法
として、溝型キャパシタとスタックトキャパシタの両者
を備えた半導体記憶装置も提案されている。

第10図は、特開昭62−190868号公報に開示されている、
溝型キャパシタとスタックトキャパシタの両者を備えた
半導体記憶装置の断面図である。

第10図を参照して、半導体基板11の主表面に溝15が形成
されている。溝15の周辺部の半導体基板11の表面近傍
に、MOSトランジスタのソース領域35とドレイン領域36
が形成されている。ソース領域35とドレイン領域36とを
またがるようにゲート電極37が形成されている。溝15の
内壁面には不純物拡散層38が設けられ、この不純物拡散
層38はソース領域35に接続されている。溝15の内面を覆
うように絶縁膜39を介して第１導電層40が形成されてい
る。第１導電層40の上には、絶縁膜41を介して、第２の
導電層42が形成されている。

この半導体記憶装置では、ソース領域35と、不純物拡散
層38と、セルプレートである第１導電層40と、絶縁膜39
とから溝型キャパシタが形成される。そして、この溝型
キャパシタの上に、第２導電層42と、絶縁膜41と、第１
導電層40とから構成されるスタックトキャパシタが形成
される。溝型キャパシタとスタックトキャパシタが直列
に接続されており、これによって、メモリセル容量が大
きくなっている。このような溝型キャパシタおよびスタ
ックトキャパシタの両者を備えた半導体記憶装置は、特
開昭62−248248号公報、特開昭60−6559号公報、特開昭
62−37962号公報、および特開昭62−7153号公報にも開
示されている。

［発明が解決しようとする課題］ 第８図に示す溝型キャパシタを備える半導体記憶装置で
は、上述したとおり、キャパシタ容量を大きくするため
には、溝15を深くしなければならない。しかし、溝15を
深くすることは、量産性において問題点がある。

また、第10図に示す、溝型キャパシタとスタックトキャ
パシタの両者を備える半導体記憶装置では、溝型キャパ
シタを形成した後、さらにその上に、スタックトキャパ
シタを形成しなければならないので、両者の位置合わせ
に、高度の正確性が要求され、製造工程上、問題点があ
る。

それゆえに、この発明の目的は、量産化が容易になるよ
うに改良すると同時に、記憶容量を増大できるように改
良された、溝型キャパシタを含む半導体記憶装置を提供
することにある。

この発明の他の目的は、集積度を減じることなく、記憶
容量の高められた、溝型キャパシタを含む半導体記憶装
置の製造方法を提供することにある。

［課題を解決するための手段］ この発明に従う半導体記憶装置は、溝型キャパシタに蓄
えられた電荷の有無によって情報を記憶するものであ
る。当該半導体記憶装置は、主表面を有する半導体基板
を備えている。半導体基板の上にはトランジスタが形成
されている。半導体基板の主表面には溝が形成されてい
る。溝の内壁面には第１導電領域が形成されている。半
導体基板の主表面には、上記第１導電領域と上記トラン
ジスタとを電気的に接続する第２導電領域が設けられて
いる。第２導電領域上には、該第２導電領域と接触する
ように導電性部材が設けられている。導電性部材の露出
面および上記溝の内壁面を覆うように、キャパシタ絶縁
膜が連続的に設けられている。このキャパシタ絶縁膜を
覆うようにセルプレート電極が設けられている。

この発明の他の局面に従う、半導体記憶装置の製造方法
においては、まず、半導体基板の主表面上に上記トラン
ジスタのゲート電極が形成される。次に、上記半導体基
板の主表面上であって、かつ上記ゲート電極の両側に位
置する部分に、第１の不純物拡散層が形成される。その
後、上記第１の不純物拡散層を形成した後、前記半導体
基板の主表面上に導電性部材が堆積される。次に、少な
くとも上記溝型キャパシタを形成すべき領域の上部分
に、所望の形状の開口部ができるように、上記導電性部
材がパターニングされる。その後、溝型キャパシタ用の
溝を形成するために、上記開口部が形成されることによ
って露出した上記半導体基板の主表面の一部が、選択的
にエッチング除去される。その後、溝の少なくとも側壁
面に、第２の不純物拡散層が形成される。次に、導電性
部材の露出面および上記溝の内面を覆うように、上記半
導体基板の主表面にキャパシタ絶縁膜が形成され、この
キャパシタ絶縁膜の上にセルプレート電極が形成され
る。

［作用］ この発明にかかる半導体記憶装置は、溝の内壁に形成さ
れた第１導電領域、キャパシタ絶縁膜およびセルプレー
ト電極とからなる第１のキャパシタと、溝の周辺部上に
設けられた導電性部材、キャパシタ絶縁膜およびセルプ
レート電極とからなる第２のキャパシタを備える。それ
ゆえに、この半導体記憶装置では、第２のキャパシタの
記憶容量分だけ、記憶容量が増大する。また、溝の周辺
部上に導電性部材を設けるので集積度は何ら減少しな
い。

この発明にかかる半導体記憶装置の製造方法によれば、
半導体基板の上に形成された導電性部材を所望の形状に
パターニングし、次にこのパターニングされた導電性部
材をマスクのように用いて自己整合的に半導体基板の主
表面の一部を選択的にエッチング除去し、それによっ
て、半導体基板の主表面に溝を形成する。それゆえに、
半導体基板の主表面に溝を形成するにあたり、高精度の
マスク合わせは要求されない。その結果、量産性が向上
する。

［実施例］ 以下、この発明の実施例を図について説明する。

第１図は、溝型キャパシタメモリセルを備える本発明の
一実施例にかかる半導体記憶装置の平面図であり、第２
図は第１図におけるII−II線に沿う断面図である。

これらの図を参照して、半導体基板11の主表面には、活
性領域21を分離するための素子間分離用絶縁膜12が形成
されている。半導体基板11の主表面上にはゲート酸化膜
13を介してゲート電極14（ワード線９に対応）が形成さ
れている。ゲート電極14は、たとえば多結晶シリコンで
形成される。半導体基板11の主表面上であって、かつ、
ゲート電極14の両側に位置する部分には、ソース／ドレ
イン領域17,18が形成されている。半導体基板11の主表
面には溝15が形成されている。溝15の内壁面には、スト
レージノード16が形成されている。ストレージノード16
とソース／ドレイン領域17とは、半導体基板11の主表面
に設けられた連結用の不純物拡散層19で電気的に接続さ
れている。溝15の周辺部上には、該溝15を取囲むように
導電性部材43が設けられている。導電性部材43は、ソー
ス／ドレイン領域17および連結用の不純物拡散層19と接
触するように設けられている。導電性部材43の外縁43a
はゲート電極14の上方位置および分離酸化膜13の上方位
置にまで延びている。導電性部材43の内方端面43bと、
溝15の内壁面とは、同一平面上に形成されている。この
導電性部材43は、たとえば多結晶シリコンで形成され
る。導電性部材43の露出面および溝15の内壁面を覆うよ
うに連続的にキャパシタ絶縁膜20が設けられている。キ
ャパシタ絶縁膜20を覆うようにセルプレート電極22が設
けられている。半導体基板11の表面全面に層間絶縁膜23
が形成されている。層間絶縁膜23にはコンタクトホール
24が設けられている。このコンタクトホール24を介し
て、ビット線25がソース／ドレイン領域18に接続されて
いる。

この実施例にかかる半導体記憶装置においては、溝15の
内壁面に形成されたストレージノード16とキャパシタ絶
縁膜20とセルプレート電極22とから溝型の第１のキャパ
シタが形成され、溝15の周辺部上に設けられた導電性部
材43とキャパシタ絶縁膜20とセルプレート電極22とから
第２のキャパシタが形成されている。第１のキャパシタ
と第２のキャパシタは、キャパシタ絶縁膜20とセルプレ
ート電極22を共有しているので、第１のキャパシタと第
２のキャパシタは並列に接続されていることになる。

実施例にかかる半導体記憶装置は、溝型キャパシタを備
える従来の半導体記憶装置に比べて、第２のキャパシタ
の容量分だけ記憶容量が多くなっている。したがって、
逆に、従来の半導体記憶装置の記憶容量と同じものを得
ようとするならば、溝15の深さを浅くできる。溝15の深
さを浅くすることは、直接的に、量産性の向上につなが
る。また、第２のキャパシタは溝15の周辺部上に設けら
れるので、集積度は何ら減じない。

次に、第２図に示す半導体記憶装置の製造方法について
説明する。

第3A図を参照して、半導体基板11の主表面に活性領域を
他の活性領域から分離するための素子間分離用絶縁膜12
を形成する。次に、半導体基板11上に、電界効果トラン
ジスタのゲート酸化膜13、ゲート電極14および酸化膜26
を形成する。これらは、半導体基板11上に熱酸化膜、多
結晶シリコン膜、CVDSiO₂膜を順次形成し、その後、こ
れらをフォトリソグラフィ法によってドライエッチング
することによって得られる。

次に、第3B図を参照して、半導体基板11の主表面に向け
て、Ｎ型不純物イオン27を自己整合的に注入する。その
後、熱処理を行なうことにより、半導体基板11の主表面
上であって、かつゲート電極14の両側に位置する部分
に、第１の不純物拡散領域28が形成される。

次に、第3C図を参照して、ゲート電極14の側壁にサイド
ウォールスペーサ29を形成する。次に、第3D図を参照し
て、半導体基板11の主表面上に多結晶シリコンを堆積さ
せて、導電性部材43を形成する。

次に、第3E図を参照して、全面にエッチング用のフォト
レジスト30を形成する。その後、少なくとも溝型キャパ
シタを形成すべき領域の上部分に開口部44ができるよう
に、フォトレジスト30を所望の形状にパターニングす
る。次に、このパターニングされたフォトレジスト30を
マスクにして、導電性部材43を選択エッチング（たとえ
ば選択性ができるようにその条件が選ばれた反応性イオ
ンエッチングで行なわれる。）すると、導電性部材43に
開口部45が形成される。また、このとき、導電性部材43
の外方端縁も所望の形状にパターニングされる。その
後、フォトレジスト30を除去する。

次に、第3F図を参照して、半導体基板11の表面全面にエ
ッチング用フォトレジスト46を形成する。その後、溝型
キャパシタを形成すべき領域の上部分に所望の形状の開
口部47ができるように、フォトレジスト46をパターニン
グする。フォトレジスト46のパターニングはマスクを用
いて行なうのであるが、このときのマスク合わせは正確
でなくてもよい。図のように、開口部47の端面が開口部
46の端面と一致しなくてもよい。このように、マスク合
わせを余裕をもって行なえる結果、生産性が著しく向上
する。

その後、導電性部材43よりも半導体基板11を選択的にエ
ッチングする高選択性エッチング条件のもとで、半導体
基板11を自己整合的にエッチングし、半導体基板11の主
表面に溝15を形成する。このとき、エッチングが自己整
合的に行なわれるので、導電性部材43の開口部の端面43
bと溝15の内壁面とは同一平面上に形成される。その
後、フォトレジスト46を除去する。

その後、第3G図を参照して、回転イオン注入法によっ
て、溝15の側壁面および底面にＮ型不純物イオン27をイ
オン注入する。イオン注入後熱処理を行なうと、溝15の
側壁面および底面に、第１の不純物拡散領域28と連なっ
た第２の不純物拡散領域31が形成される。

次に、第3H図を参照して、導電性部材43の露出面および
溝15の内面を覆うように、半導体基板11の主表面に窒化
膜50を形成する。その後、この窒化膜50は熱酸化され
る。

次に、第3I図を参照して、窒化膜50を覆うように半導体
基板11の表面全面に多結晶シリコン膜49を形成する。次
に、半導体基板11の表面全面にエッチングフォトレジス
ト48を形成する。その後、エッチングフォトレジスト48
を所望の形状にパターニングする。

次に、第3I図および第3J図を参照して、多結晶シリコン
膜49と窒化膜50をパターニングすると、所望の形状のキ
ャパシタ絶縁膜20とセルプレート電極22が得られる。

次に、第3K図を参照して、半導体基板11の表面全面に、
層間絶縁膜23をCVD法により堆積する。このとき、層間
絶縁膜の一部分は溝15の内部に埋込まれる。その後、層
間絶縁膜23にコンタクトホール24を形成し、このコンタ
クトホール24を介して、ビット線10を第１不純物拡散領
域28に接続すると、第２図に示す半導体記憶装置が得ら
れる。

なお、上記実施例では、キャパシタ絶縁膜20を熱酸化し
た窒化膜で形成したが、Ta₂O₅膜のような高誘電率の
膜、あるいは窒化膜とTa₂O₅膜とを組合わせて作った多
層絶縁膜を使用すると、より大きな容量を持った半導体
記憶装置が得られる。

また、本実施例では、セルプレート電極22を溝15の内壁
面に沿って形成したが、多結晶シリコンを溝15の中に完
全に埋込んで形成してもよい。

第４図は、この発明の他の実施例の平面図である。第４
図において、II−II線に沿う断面図は第２図に示すもの
と同一である。

第４図に示す実施例は、以下の点を除いて、第１図およ
び第２図に示すものと同様であり、相当する部分には同
一の参照番号を付し、その説明を省略する。

第１図に示す実施例では、導電性部材43が溝15を取囲む
ように形成されているが、本実施例では溝15の両側に導
電性部材431と導電性部材432が分離して形成されてい
る。この実施例にかかる半導体装置においては、第４図
および第２図を参照して、溝15の内壁面に形成されたス
トレージノード16とキャパシタ絶縁膜20とセルプレート
電極22とから溝型の第１のキャパシタが形成され、溝15
の一方の側に設けられた導電性部材431とキャパシタ絶
縁膜20とセルプレート電極22とから第２のキャパシタが
形成され、溝15の他方の側に設けられた導電性部材432
とキャパシタ絶縁膜20とセルプレート電極22とから第３
のキャパシタが形成されている。第１のキャパシタと第
２のキャパシタと第３のキャパシタは、キャパシタ絶縁
膜20とセルプレート導電22を共有しているので、第１の
キャパシタと第２のキャパシタと第３のキャパシタは並
列に結合されていることになる。このような構成であっ
ても、実施例と同様の効果を実現する。

以上、本発明を要約すると次のとおりである。

（１） 特許請求の範囲第１項に記載のものにおいて、
上記トランジスタは上記半導体基板の主表面に形成され
たソース領域およびドレイン領域を含み、上記第２導電
領域は上記ソース領域もしくはドレイン領域に接続され
る。

（２） 特許請求の範囲第１項に記載のもののにおい
て、上記トランジスタは上記半導体基板の主表面上にゲ
ート絶縁膜を介して設けられたゲート電極を含み、上記
導電性部材の外縁は上記ゲート電極の上方位置にまで延
びている。

（３） 特許請求の範囲第１項に記載のものにおいて、
上記半導体基板の主表面には素子と素子とを分離するた
めの分離酸化膜が設けられており、上記導電性部材の外
縁は上記分離酸化膜の上方位置にまで延びている。

（４） 特許請求の範囲第１項に記載のものにおいて、
上記導電性部材は上記溝を取囲むように設けられてい
る。

（５） 上記第４項に記載のものにおいて、上記導電性
部材の内方端面と、上記溝の内壁面とは、同一平面上に
形成されている。

（６） 特許請求の範囲第１項に記載のものにおいて、
上記導電性部材は多結晶シリコンで形成される。

（７） 特許請求の範囲第１項に記載のものにおいて、
前記導電性部材は前記溝の両側に設けられている。

（８） 特許請求の範囲第２項に記載のものにおいて、
上記溝型キャパシタの溝の形成は、上記導電性部材より
も上記半導体基板を選択的にエッチングする高選択性エ
ッチング条件のもとで自己整合的に行なわれる。

［発明の効果］ 以上説明したとおり、この発明にかかる半導体記憶装置
によれば、溝の内壁に形成された第１の導電領域、キャ
パシタ絶縁膜およびセルプレート電極とからなる溝型の
第１のキャパシタと、溝の周辺部に設けられた導電性部
材、キャパシタ絶縁膜およびセルプレート電極とからな
る第２のキャパシタを備える。それゆえに、この半導体
記憶装置では、従来の溝型キャパシタのみを備える半導
体記憶装置と比べて、第２のキャパシタの記憶容量分だ
け、記憶容量が増大する。したがって、従来の半導体記
憶装置の記憶容量と同じものを得ようとするならば、溝
の深さを浅くできる。その結果、量産性が向上する。ま
た、第２のキャパシタは溝の周辺部上に形成されるの
で、集積度は何ら減少しない。また、この発明の他の局
面に従う半導体記憶装置の製造方法によれば、半導体基
板の主表面に溝を形成するにあたって、高精度のマスク
合わせは要求されない。その結果、生産性が著しく向上
するという効果を奏する。

【図面の簡単な説明】

第１図は、この発明の一実施例にかかる半導体記憶装置
の平面図である。 第２図は、第１図におけるII−II線に沿う断面図であ
る。 第3A図〜第3K図は、この発明の一実施例にかかる半導体
記憶装置の製造工程の断面図である。 第４図は、この発明の他の実施例にかかる半導体記憶装
置の平面図である。 第５図は、一般のRAMの構成の一例を示すブロック図で
ある。 第６図はメモリセルの書込／読出動作を説明するために
示されたダイナミック型メモリセルの等価回路図であ
る。 第７図は、溝型キャパシタを備えた従来の半導体記憶装
置の平面図である。 第８図は、第７図におけるVIII−VIII線に沿う断面図で
ある。 第9A図〜第9G図は、第８図に示す半導体記憶装置の製造
工程を断面図で示したものである。 第10図は、溝型キャパシタとスタックトキャパシタの両
方を備えた従来の半導体記憶装置の断面図である。 図において、11は半導体基板、14はゲート電極、15は
溝、16はストレージノード、17,18はソース／ドレイン
領域、19は不純物拡散層、20はキャパシタ絶縁膜、22は
セルプレートである。 なお、各図中、同一符号は同一または相当部分を示す。

Claims (2)

【特許請求の範囲】
1. 【請求項１】溝型キャパシタに蓄えられた電荷の有無に
   よって情報を記憶する半導体記憶装置であって、 主表面を有する半導体基板と、 前記半導体基板上に形成されたトランジスタと、 前記半導体基板の主表面に形成された溝と、 前記溝の内壁面に形成された第１の導電領域と、 前記半導体基板の主表面に設けられ、前記第１導電領域
   と前記トランジスタとを電気的に接続する第２導電領域
   と、 前記第２導電領域上に、該第２導電領域と接触するよう
   に設けられた導電性部材と、 前記導電性部材の露出面および前記溝の内壁面を覆うよ
   うに連続的に設けられたキャパシタ絶縁膜と、 前記キャパシタ絶縁膜を覆うように設けられたセルプレ
   ート電極と、 を備えた半導体記憶装置。
2. 【請求項２】溝型キャパシタに蓄えられた電荷の有無に
   よって情報を記憶する半導体記憶装置の製造方法であっ
   て、 半導体基板の主表面上にトランジスタのゲート電極を形
   成する工程と、 前記半導体基板の主表面上であって、かつ前記ゲート電
   極の両側に位置する部分に、第１の不純物拡散層を形成
   する工程と、 前記第１の不純物拡散層を形成した後、前記半導体基板
   の主表面上に導電性部材を堆積する工程と、 少なくとも前記溝型キャパシタを形成すべき領域の上部
   分に所望の形状の開口部ができるように、前記導電性部
   材をパターニングする工程と、 前記溝型キャパシタ用の溝を形成するために、前記開口
   部が形成されることによって露出した前記半導体基板の
   主表面の一部を選択的にエッチング除去する工程と、 前記溝の少なくとも側壁面に、第２の不純物拡散層を形
   成する工程と、 前記導電性部材の露出面および前記溝の内面を覆うよう
   に、キャパシタ絶縁膜を形成する工程と、 前記キャパシタ絶縁膜の上にセルプレート電極を形成す
   る工程と、 を備えた半導体記憶装置の製造方法。