KR900019236A - 반도체 기억 장치 및 그 제조 방법 - Google Patents

반도체 기억 장치 및 그 제조 방법 Download PDF

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KR900019236A
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가오루 모도나미
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시기 모리야
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Abstract

내용 없음

Description

반도체 기억장치 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 이 발명의 한 실시예에 관한 반도체 기억장치의 평면도, 제2도는 제1도에 있어서 Ⅱ∼Ⅱ선을 따르는 단면도, 제3A도∼제3K도는 이 발명의 한 실시예에 관한 반도체 기억장치의 제조공정의 단면도.

Claims (2)

  1. 홈형 커패시터에 축적된 전하의 유무에 의하여 정보를 기억하는 반도체 기억장치에 있어서 주표면을 가지는 반도체 기판과, 상기 반도체 기판상에 형성된 트랜지스터와, 상기 반도체의 주표면에 형성된 홈과, 상기 홈의 내벽면에 형성된 제1의 도전영역과, 상기 반도체 기판의 주표면에 설치되어 상기 제1도전영역과 상기 트랜지스터와를 전기적으로 접속하는 제2도전영역과, 상기 제2도전역역상에 해당 제2도전영역과 접촉하도록 설치된 도전성 부재와, 상기 도전성 부재의 노출면 상기 홈의 내벽면을 덮도록 연속적으로 설치된 커패시터 절연막과, 상기 커패시터 절연막을 덮도록 설치된 셀플레이트 전극을 구비한 반도체 기억장치.
  2. 홈형 커패시터에 축적된 전하의 유무에 의하여 정보를 기억하는 반도체 기억장치의 제조방법에 있어서, 반도체 기판의 주표면상에 트랜지스터의 게이트 전극을 형성하는 공정과, 상기 반도체 기판의 주표면상에 있어서 또한 상기 게이트 전극의 양측에 위치하는 부문에, 제1의 불순물 확산층을 형성한 후 상기 반도체 기판의 주표면상에 도전성 부재를 퇴적하는 공정과, 적어도 상기 홈형 커패시터를 형성하여야 할 영역의 윗부분에 소망의 형상의 개구부가 되도록, 상기 도전성 부재를 패터닝하는 공정과, 상기 도전성 부재를 패터닝하는 공정과, 상기 홈형 커패시터용의 홈을 형성하기 위하여 상기 개구부가 형성되는 것에 의하여 노출한 상기 반도체 기판의 주표면의 일부를 선택적으로 에칭제거하는 공정과, 상기 홈의 적어도 측벽면에, 제2의 불순물 확산층을 형성하는 공정과, 상기 도전성 부재의 노출면 및 상기 홈의 내면을 덮도록, 커패시터 절연막을 형성하는 공정과, 상기커패시터 절연막의 위에 셀플레이트 전극을 형성하는 공정을 구비한 반도체 기억장치의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019900006855A 1989-05-22 1990-05-14 반도체 기억 장치 및 그 제조방법 KR930007523B1 (ko)

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