KR880010501A - 반도체기억장치 및 그 제조방법 - Google Patents

반도체기억장치 및 그 제조방법 Download PDF

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KR880010501A
KR880010501A KR1019880001884A KR880001884A KR880010501A KR 880010501 A KR880010501 A KR 880010501A KR 1019880001884 A KR1019880001884 A KR 1019880001884A KR 880001884 A KR880001884 A KR 880001884A KR 880010501 A KR880010501 A KR 880010501A
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가즈마사 스노우치
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아오이 죠이치
가부시키가이샤 도시바
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Abstract

내용 없음

Description

반도체기억장치 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 1실시예에 따른 반도체기억장치의 평면도.
제3도는 제2도의 A-A선 단면도.
제4도(A)~제4도(G)는 제3도에 도시된 반도체기억장치의 제조공정을 설명하기 위한 단면도.

Claims (5)

  1. MOS 트랜지스터와 이 MOS 트랜지스터에 직렬로 접속된 캐패시터로 구성된 메모리셀을 형성시키기 위한 메모리셀형성영역(14)을 다룬 메모리셀영역으로부터 전기적으로 분리시켜 주기 위해서 반도체기판(11)내에 도랑수단(13)을 설치하여 구성된 반도체기억장치에 있어서, 상기 도랑수단(13)은 상기 메모리셀형성영역(14)을 분리시켜 주기 위한 제1절연막(20)과 상기 캐피시터를 형성시켜 주기 위한 제2절연막(21)이 형성되게 되는 제1도랑(13a)과, 상기 제1절연막(20)만이 형성되게 되는 제2도랑(13b)을 포함하고 있는 것이고, 상기 제1절연막(20)의 두께는 상기 도랑(13)의 폭의 1/2보다 얇게 되어 있음과 더불어 제2절연막(21)의 두께는 상기 제1절연막(20)보다도 얇게 되어 있으며, 상기 제1도랑(13a)내에 있는 상기 제1절연막(20)은 그 제1도랑(13a)의 밑바닥으로부터 소정의 높이까지에만 형성되어 있는 한편, 상기 제2절연막(21)은 상기 제1절연막(20)을 제외한 제1도랑(13a)의 나머지 상부내측면상에 형성되어 있고, 패캐시터전극(22)이 상기 제1, 제2절연막(20,21)을 따라 상기 제1도랑(13a)내에 매리되어 있음과 더불어 제1절연막(20)을 따라 상기 제2도랑(13b)내에 매립되어 있는 것을 특징으로 하는 반도체기억장치.
  2. 제1항에 있어서, 상기 반도체기판(11)이 실리콘으로 만들어져 있고, 상기 캐패시터전극(22)이 폴리실리콘으로 만들어져 있는 것을 특징으로 하는 반도체기억장치.
  3. MOS 트랜지스터와 이 MOS 트랜지스터에 직렬로 접속된 캐패시터로 구성된 메모리셀을 형성시키기 위한 메모리셀형성영역(14)을 다른 메모리셀형성영역으로부터 전기적으로 분리시켜 주기 위해서 반도체기판(11)내에다가 상기 캐패시터가 형성되어지는 제1영역도랑(13a)과 전기적인 분리용의 제2영역도랑(13b)으로 이루어진 도랑(13)을 형성시키도록 되어 있는 반도체기억장치의 제조방법에 있어서, 상기 도랑(13)을 형성시키는 공정과, 상기 도랑(13)의 내측면 전체에 제1절연막(20)을 형성시키는 공정, 상기 제1영역도랑(13a)의 내측면중에서 밑바닥으로부터 소정의 높이까지를 제외한 나머지 상부 내측면상에 형성되어 있는 제1절연막(20)을 선택적으로 엣칭시켜서 해당 내측면을 노출시키는 공정, 캐패시터를 형성시키기 위해서 상기 제1영역도랑(13a)의 내측면중 노출된 내측면상에 제2절연막(21)을 형성시키되, 제1영역도랑(13a)의 폭의 1/2보다 얇은 상기 제1절연막(20)의 두께보다도 더 얇게 상기 제2절연막(21)을 형성시키는 공정, 상기 제1, 제2절연막(20,21)을 따라 상기 제1영역도랑(13a)내에 캐패시터전극(22)을 채워 넣음과 더불어 상기 제1절연막(20)을 따라 상기 제2영역도랑(13b)내에 캐패시터전극(22)을 채워 넣는 공정으로 이루어진 것을 특징으로 하는 반도체기억장치의 제조방법.
  4. 제3항에 있어서, 상기 반도체기판(11)을 실리콘으로 형성시키고 상기 캐피시터전극(22)을 폴리실리콘으로 형성시키는 것을 특징으로 하는 반도체기억장치의 제조방법.
  5. 제3항에 있어서, 상기 제1절연막(20)을 선택적으로 엣칭시키는 공정은, 상기 제1절연막(20)이 형성되어 있는 제1영역도랑(13a)내에 레지스트막(30)을 채워 넣는 공정과, 캐피시터를 형성시킬 때 상기 제1영역도랑(13a)의 밑바닥부분에 상기 레지스트막(30)을 엣칭시키는 공정 및, 남아 있는 레지스트막(30)을 남겨 놓기 위해서 상기 제1영역도랑(13a)중 윗부분에 있는 레지스트막(30)을 마스크로 이용하여 상기한 윗부분에 대응되게 형성되어 있는 제1절연막(20)을 엣칭시키는 공정으로 이루어져 있는 것을 특징으로 하는 반도체기억장치의 제조방법.
    ※참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019880001884A 1987-02-24 1988-02-24 반도체기억장치 및 그 제조방법 KR910009617B1 (ko)

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