KR0147416B1 - 반도체 소자의 저장전극 제조방법 - Google Patents
반도체 소자의 저장전극 제조방법Info
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Abstract
본 발명은 반도체 소자의 저장전극 제조방법에 관한 것으로, 저장전극용 다결정 실리콘층을 산화(oxidation)공정을 통해 소정부위에 산화막을 형성한 후 이 산화막을 이용한 자기 정렬(self-aligned) 식각으로 다결정 실리콘층을 식각하고, 이후 산화막을 제거하므로써 다결정 실리콘층 표면이 버즈 비크(bird's beak) 형태가 되어 제한된 영역에서 저장전극의 유효표면적을 극대화하여 캐패시터의 축적용량을 높일 수 있는 저장전극을 제조하는 방법에 관한 것이다.
Description
제1a도 내지 제1g도는 본 발명에 따른 반도체 소자의 저장전극 제조방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
*도면의 주요 부분에 대한 부호의 설명
1:실리콘 기판 2:소자 분리막
3:게이트 산화막 4:게이트 전극
5A, 5B:소오스/드레인 영역 6:절연막
7:비트라인 8:층간 절연막
9:제1질화막 10:콘택홀
11:다결정 실리콘층(저장전극) 12:버퍼 산화막
13:제2질화막 14:감광막
15:산화막
본 발명은 반도체 소자의 저장전극 제조방법에 관한 것으로, 특히 저장전극용 다결정 실리콘층에 산화(oxidation)공정을 실시하여 소정 부위에 산화막을 형성한 후 이 산화막을 이용한 자기 정렬(self-aligned) 식각으로 다결정 실리콘층을 식각하고, 이후 산화막을 제거하므로써 다결정 실리콘층 상부면의 가장자리부가 버즈빅(bird's beak) 형태로 되도록 하여 제한된 영역에서 저장전극의 유효 표면적을 극대화시켜 캐패시터의 축적 용량을 높일 수 있는 반도체 소자의 저장전극 제조방법에 관한 것이다.
종래의 저장전극 형성기술은 크게 평면구조와 트렌치(trench) 형태의 수직구조로 나누어지며, 평면구조의 경우 제한된 면적에서의 축적용량 증가에는 한계가 있다. 또한, 트렌치 형태의 수직구조에서는 트렌치 식각공정의 어려움과 트렌치 계면에서의 누설 전류(leakage current)등이 소자의 오동작을 유발시키는 문제가 있다.
따라서, 본 발명은 다결정 실리콘을 증착한 후 소자분리 공정으로 사용되는 LOCOS 분리공정을 적용하여 두꺼운 산화막을 형성하고, 이후 이를 제거함에 의해 저장전극의 유효 표면적을 극대화할 수 있는 반도체 소자의 저장전극 제조방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 실리콘 기판상에 소정의 트랜지스터, 절연막, 비트라인, 층간 절연막 및 제1질화막을 순차적으로 형성하는 단계와, 저장전극 콘택용 마스크를 사용한 식각 공정으로 상기 제1질화막, 층간 절연막, 절연막을 순차적으로 제거하여 상기 트랜지스터의 소오스 영역에 도통되는 콘택홀을 형성하는 단계와, 상기 콘택홀이 매립되도록 전체구조 상부에 저장전극용 다결정 실리콘층을 형성한 후 그 상부에 버퍼 산화막 및 제2질화막을 순차적으로 형성하는 단계와, 상기 제2질화막 상부에 감광막을 도포한 후 저장전극용 마스크를 이용하여 패터닝하여 저장전극 영역을 확정한 다음 상기 감광막 패턴을 마스크로 상기 제2질화막을 식각하는 단계와, 상기 감광막 패턴을 제거한 후 산화 공정을 실시하여 다결정 실리콘층상에 산화막을 성장시키는 단계와, 상기 제2질화막 및 버퍼 산화막을 순차적으로 제거하는 단계와, 상기 다결정 실리콘층상에 성장된 산화막을 이용한 자기정렬 식각으로 노출된 부위의 다결정 실리콘층을 식각하는 단계와, 상기 산화막 및 제1질화막을 순차적으로 제거하여 상부면 가장자리부가 버즈빅 형태로 되고 하부에는 언더 컷이 형성된 저장전극을 형성하는 단계로 이루어진 것을 특징으로 한다.
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
제1a도 내지 제1g도는 본 발명에 따른 반도체 소자의 저장전극 제조방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.
제1a도를 참조하면, 실리콘 기판(1)상에 일반적인 공정으로 소자 분리막(2), 게이트 산화막(3), 게이트 전극(4), 소오스 및 드레인 영역(5A 및 5B)을 순차적으로 형성하여 소정의 트랜지스터를 구성한다. 구성된 트랜지스터를 포함한 전체 구조 상부에 절연막(6)을 형성한 후 드레인 영역(5B)에 접속되는 비트라인(7)을 형성한다. 전체구조 상부에 층간 절연막(8)을 형성하고, 제1질화막(9)을 얇게 형성한 후 저장전극 콘택용 마스크를 사용하여 제1질화막(9), 층간 절연막(8) 및 절연막(6)을 선택적으로 제거하여 소오스 영역(5A)에 도통되는 콘택홀(10)을 형성한다.
제1b도는 콘택홀(10)이 매립되도록 전체구조 상부에 저장전극용 다결정 실리콘층(11)을 형성한 후 그 상부에 버퍼 산화막(12) 및 제2질화막(13)을 순차적으로 형성한 상태를 도시한 소자의 단면도이다.
제1c도는 감광막(14)을 도포한 후 저장전극용 마스크를 이용하여 저장전극 영역을 확정한 다음 건식식각 공정으로 제2질화막(13)을 식각한 상태를 도시한 소자의 단면도이다.
제1d도는 감광막(14)을 제거한 후 LOCOS 분리 공정과 같은 산화 공정을 실시하여 다결정 실리콘층(11)상에 산화막(15)을 성장시킨 상태를 도시한 소자의 단면도이다.
제1e도는 제2질화막(13) 및 버퍼 산화막(12)을 순차적으로 완전히 제거한 상태를 도시한 소자의 단면도이다.
제1f도는 다결정 실리콘층(11)상에 성장된 산화막(15)을 이용한 자기정렬 식각으로 노출된 부위의 다결정 실리콘층(11)을 식각한 상태를 도시한 소자의 단면도이다.
제1g도는 산화막(15)과 제1질화막(9)을 순차적으로 완전히 게거하여 다결정 실리콘층(11)으로 된 저장전극 상부면의 가장자리부가 버즈빅 형태로 되고 하부에는 언더 컷(under cut)이 형성된 상태를 도시한 소자의 단면도이다.
상술한 바와 같이 본 발명에 의하면 저장전극의 상부면 가장자리부를 버즈빅 형태로 하고 하부에는 언더 컷을 형성하므로써 저장전극의 유효 표면적을 증대시켜 캐패시터의 축적 용량을 높일 수 있다.
Claims (1)
- 실리콘 기판상에 소정의 트랜지스터, 절연막, 비트라인, 층간 절연막 및 제1질화막을 순차적으로 형성하는 단계와, 저장전극 콘택용 마스크를 사용한 식각 공정으로 상기 제1질화막, 층간 절연막, 절연막을 순차적으로 제거하여 상기 트랜지스터의 소오스 영역에 도통되는 콘택홀을 형성하는 단계와, 상기 콘택홀이 매립되도록 전체구조 상부에 저장전극용 다결정 실리콘층을 형성한 후 그 상부에 버퍼 산화막 및 제2질화막을 순차적으로 형성하는 단계와, 상기 제2질화막 상부에 감광막을 도포한 후 저장전극용 마스크를 이용하여 패터닝하여 저장전극 영역을 확정한 다음 상기 감광막 패턴을 마스크로 상기 제2질화막을 식각하는 단계와, 상기 감광막 패턴을 제거한 후 산화 공정을 실시하여 다결정 실리콘층상에 산화막을 성장시키는 단계와, 상기 제2질화막 및 버퍼 산화막을 순차적으로 제거하는 단계와, 상기 다결정 실리콘층상에 성장된 산화막을 이용한 자기정렬 식각으로 노출된 부위의 다결정 실리콘층을 식각하는 단계와, 상기 산화막 및 제1질화막을 순차적으로 제거하여 상부면 가장자리부가 버즈빅 형태로 되고 하부에는 언더 컷이 형성된 저장전극을 형성하는 단계로 이루어진 것을 특징으로 하는 반도체 소자의 저장전극 제조방법.
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| KR100411232B1 (ko) * | 1996-12-30 | 2005-09-30 | 주식회사 하이닉스반도체 | 반도체 장치의 트랜지스터 제조방법 |
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1994
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