KR20010043405A - 반도체 디바이스 제조 방법 - Google Patents
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Abstract
본 발명은 폴리에미터 트랜지스터(1) 및 캐패시터(2)를 포함하는 반도체 디바이스 제조 방법에 관한 것이다. 베이스 전극(14), 제 1 전극(16,37) 및 에미터 윈도우(18)는 절연층(25)으로 피복되는 제 1 폴리실리콘 층(13)에 동시에 형성된다. 후속적으로, 전극(20.39)의 측면 및 에미터 윈도우의 벽(23)은 이방성 에칭 프로세스에 후속하여 절연 재료 층을 증착시킴으로써 동시에 절연 스페이서(22,44)로 피복된다. 트랜지스터의 베이스(8)는 이온 주입에 의해 형성된다. 에미터(9)는 제 2 폴리실리콘 층에서 형성된 에미터 전극(30)으로부터의 확산에 의해 형성된다. 보다 바람직하게, 캐패시터의 제 1 전극은 상호 접속된 스트립(37)으로 구성된다.
Description
본 발명은 바이폴라 트랜지스터(bipolar transistor) 및 캐패시터를 포함하는 반도체 디바이스 제조 방법에 관한 것으로,
- 제 1 다결정 실리콘 층은 반도체 바디의 표면상에 증착되며, 제 1 다결정 실리콘 층에는 베이스 전극 및 제 1 캐패시터 전극을 갖는 제 1 반도체 패턴이 형성되며, 또한 거기에 베이스 전극내에 위치되는 에미터 윈도우가 형성되고,
- 절연 재료 층은 도전체의 상부측 및 측면과 윈도우 벽에 도포되고, 이후 계속하여,
- 반도체 바디의 트랜지스터의 베이스 영역은 에미터 윈도우를 통한 이온 주입에 의해 그리고 도펀트 확산에 의해 에미터 윈도우에 인접하는 베이스 전극의 가장자리로부터 형성되고,
-제 2 다결정 실리콘 층은 제 2 도전체 패턴이 에미터 전극 및 제 2 캐패시터 전극으로 형성되는 곳에 층착되고,
- 베이스 영역에서의 트랜지스터의 에미터 영역은 도펀트 확산에 의해 에미터 전극으로부터 형성된다.
이러한 방법은 제조될 단일 트랜지스터 및 단일 캐패시터를 포함하는 반도체 디바이스 및 다수의 이들 요소를 포함하는 집적 회로를 이네이블하게 한다. 이 트랜지스터는 베이스 전극에 형성된 에미터 윈도우에 의해 형성되는 베이스 영역 및 에미터 영역을 갖는다. 또한 폴리에미터 트랜지스터라고 지칭되는 이러한 트랜지스터는 매우 작기 때문에 내장형이 될 수 있으며, 특히 이동 전화통신 신호와 같은 매우 높은 주파수 신호를 처리하는데 절적히 사용될 수 있다. 또한, 캐패시터는 반도체 바디의 표면상에 형성되므로, 캐패시터를 상호간에 그리고 트랜지스터에 연결시키는 도전체 트랙(conductor tracks)은 매우 짧다. 이로 인해, 이 방법은 상기 고-주파수 신호를 처리하기 위한 집적 회로를 제조하는데 적절히 사용될 수 있다.
미국 특허 제 5,336,632는 개시부에서 언급된 타입의 방법을 기술하며, 거기에서는, 제 1 다결정 실리콘 층의 증착 이후, 베이스 전극 및 제 1 캐패시터 전극을 가지는 제 1 도전체 패턴은 제 1 이방성 에칭 프로세스를 이용하여 이 층에서 먼저 형성된다. 후속적으로, 제 1 복합 절연 재료 층은 이 도전체 패턴상에 증착되며, 상기 복합 층은 실리콘 질화물의 바닥층, 실리콘 산화물의 중간층 및 실리콘 질화물의 상부층 및 실리콘 질화물의 상부층으로 구성된다. 후속적으로, 제 2 이방성 에칭 프로세스에 의해, 에미터 윈도우는 제 1 복합 절연 재료 층에 그리고 제 1 다결정 실리콘 층에 형성된다. 다음으로, 제 2 절연 재료층을 증착시키고 후속적으로 표면에 평행하게 연장하는 제 2 절연 재료층의 일부를 다시 제거할 때까지 이 층을 이방적으로 에칭함으로써 에미터 윈도우 벽에 절연 재료층이 제공된다. 제 2 다결정 실리콘 층의 증착에 앞서, 제 3 에칭 프로세스는 제 1 캐패시터 전극의 위치에서 수행되어져 제 1 복합 절연 재료 층의 상부 층 및 중간층을 제거한다.
베이스 전극 및 제 1 캐패시터 전극을 갖는 도전체 패턴을 형성하기 위해, 그리고 베이스 전극 내에 위치된 에미터 윈도우를 형성하기 위해, 알려진 방법은 두가지 이방성 에칭 프로세스를 채택한다. 첫번째 이방성 에칭 프로세스는 도전체 패턴을 형성하기 위해, 두번째 패턴은 에미터 윈도우를 형성하기 위해 사용된다. 이러한 에칭 프로세스를 수행하기 위해, 포토레지스트 마스크는 제 1 다결정 실리콘 층에 두번 도포되어져야 한다. 제 2 포토레지스트 마스크는 제 1 포토레지스트 마스크에 의해 형성된 베이스 전극에 대해서 정렬되어져야 한다.
본 발명의 목적은 비교적 단순한 방법을 제공하는데 있다. 이를 획득하기 위해, 개시부에 전술된 방법은 반도체 바디의 표면상에 제 1 다결정 실리콘을 증착시킨 이후에, 먼저, 제 1 절연 재료 층이 이 층상에 증착되고, 이후에 제 1 도전체 패턴 및 에미터 윈도우가 두 층에서 동시에 에칭되며, 이후, 제 2 절연 재료층을 증착시키고, 이 표면에 평행하게 연장된 제 2 절연 재료층의 일부가 다시 제거될 때까지 이층을 이방적으로 에칭함으로써 도전체의 측면 및 에미터 윈도우의 벽에 절연 재료 층이 동시에 제공된다.
제 1 도전체 패턴 및 에미터 윈도우는 제 1 다결정 실리콘 층에서 동시에 에칭된다. 이것은 하나의 포토레지스트 마스크만을 요구한다.
제 1 도전체 패턴은 이 제 1 층이 제 1 절연 재료층으로 피복되어진 이후에 제 1 다결정 실리콘 층에서 에칭된다. 그러므로, 에칭 이후, 도전체에 절연 재료층을 가지는 이들의 상부측이 자동적으로 제공된다.
제 1 다결정 실리콘 층에 제 1 도전체 패턴 및 에미터 윈도우가 형성된 이후에, 제 2 절연 재료 층이 증착되고 후속적으로 표면에 평행하여 연장하는 제 2 절연 재료층의 일부가 다시 제거될 때까지 이방적으로 에칭된다. 에미터 윈도우 벽과 떨어져, 도전체의 측면에 절연 재료층이 자동적으로 제공된다.
제 1 다결정 실리콘 층사이에 증착되는 제 1 절연 재료층은 제 2 캐패시터 전극이 형성되기 전에 제 1 캐패시터 전극의 위치에서 그것의 두께 일부상에서 에칭될 수 있다. 이것은 비교적 얇은 유전체를 가지는 캐패시터를 형성시킨다. 이와 달리, 알려진 방법에서와 같이, 이것은 복합층을 바닥층, 중간층 및 상부층을 포함하는 제 1 절연 재료 층으로 증착시킴으로서 실시될 수 있으며, 중간층 및 상부층은 제 1 캐패시터 전극의 위치에서 제거된다. 어느 경우에나, 비교적 큰 캐패시턴스를 가지는 커패시터의 형성에는 제 1 절연 재료 층상에 포토레지스트 마스크의 증착을 요구한다. 그러나, 보다 바람직하게, 비교적 큰 캐패시턴스는 본 발명에 따라 그것이 제 1 캐패시터 전극의 상부측 및 측면을 모두 피복하는 방식으로 제 2 캐패시터 전극을 형성함으로써 획득된다. 본 발명에 따른 방법에 있어서, 제 1 캐패시터 전극의 측면 및 에미터 윈도우의 벽에 유사한 절연 재료 층이 동시에 제공된다. 이 층은 비교적 얇다. 제 2 캐패시터 전극은 제 1 캐패시터 전극의 측면너머로 연장하므로, 이 측면은 캐패시터의 캐패시턴스 크기의 원인이 된다. 이러한 방식으로, 비교적 큰 캐패시턴스를 가지는 캐패시터는 부가적인 포토레지스트 마스크의 사용 없이도, 그리고 캐패시턴스에서의 이 증가가 반도체 바디의 표면상에 좀더 높은 공간을 차지함 없이도 형성될 수 있다.
제 1 도전체 패턴의 형성에서, 제 1 캐패시터 전극이 상호간 평행하게 연장하는 다양한 상호접속된 스트립으로 구성되어 형성될 지라도 캐패시턴스는 증가한다. 모든 스트립의 측면은 전술된바와 같이 매우 얇은 제 2 절연 재료 층으로 자동적으로 피복된다. 이러한 방식에서, 스트립이 없는 캐패시터보다 매우 넓은 캐패시턴스를 가지는 캐패시터가 동일한 크기의 표면상에서 형성될 수 있다.
보다 바람직하게, 에미터 윈도우 벽 및 도전체 측면을 피복하기 위해, 제 3 절연 재료 층은 제 2 절연 재료 층의 증착 이후에 증착되며, 이후 그 자리에서 이 표면에 평행하게 연장하는 제 3 절연층의 일부가 다시 제거될 때까지 제 3 층은 이방적으로 에칭되며, 이후 연속적으로, 노출된 제 2 층 부분이, 그리고 최종적으로, 남아있는 제 3 층의 일부가 제거된다. 이러한 방식으로, 매우 얇은 절연층이 제 1 캐패시터 전극의 측면상에 형성될 수 있으며, 측면의 기여로 캐패시터의 캐패시턴스로는 매우 커질 수 있다.
도 1 내지 도 5는 본 발명에 따른 방법의 제 1 실시예를 이용한 반도체 디바이스 제조의 여러 단계 중 개략 단면도이며, 도 6은 개략 평면도이다.
도 7 내지 도 11은 본 발명에 따른 방법의 제 2 실시예를 이용한 반도체 디바이스 제조의 여러 단계 중 개략 단면도이다.
도 12 내지 도 16은 본 발명에 따른 방법의 제 3 실시예를 이용한 반도체 디바이스 제조의 여러 단계 중 개략 단면도이고, 도 17은 개략 평면도이다.
도 18 내지 도 22는 본 발명에 따른 방법의 제 4 실시예를 이용한 반도체 디바이스 제조의 여러 단계 중 개략 단면도이다.
바이폴라 트랜지스터(bipolar transistor:1) 및 캐패시터(2)를 포함하는 반도체 디바이스 제조의 제 1 실시예의 다양한 단계 중 도 1 내지 도 5는 측면도이고, 도 6은 평면도이다. 반도체 바디, 즉 실리콘(3) 슬라이스는 대략 1015/cc (cc:cubic centimeters)붕소 원자의 p-타입으로 광 도핑되었으며, 대략 1015/cc비소 원자의 n-타입 광 도핑이 제공되는 에피택셜 상부층(4)과 대략 1019/cc 비소 원자의 n-타입 강 도핑이 제공되는 매립층(5)이 제공된다. 반도체 바디(3)에 있어서, 필드 산화물(6)은 통상적인 방식으로 제공된다. 이 필드 산화물(6)은 트랜지스터의 베이스 영역(8) 및 에미터 영역(9)이 형성되어 질 액티브 영역(7)을 둘러싼다. 매립층(5)에 바로 인접한 액티브 영역(7)의 일부는 트랜지스터의 컬렉터 영역(10)을 형성한다. 컬렉터 영역(10)은 매립층(5) 및 필드 산화물(6)에 의해 둘러싸인 접속 영역(11)에 의해 컨택트 된다.
필드 산화물(6), 액티브 영역(7) 및 접속 영역(11)은 반도체 바디(3)의 표면(12)에 인접해있다. 이 표면(12)상에서, 먼저, 대략 500nm의 두께로 대략 cc 당 1020원자로 도핑된 p-타입인 다결정 실리콘(13) 층은 통상적인 방식으로 증착된다. 이 층에서(13), 제 1 도전체(14,15,16,17) 패턴은 베이스 전극(14) 및 제 1 캐패시턴스 전극(16)으로 형성된다. 부가적으로, 에미터 윈도우((18)는 다결정 실리콘 층에서 에칭되며, 에미터 윈도우는 베이스 전극(14)내에 위치된다. 이 에칭 프로세스 과정에서, 필드 산화물이 국부적으로 노출된다. 이것은 종말점 검출(end point detection)을 이네이블하게 하여, 필드 산화물 또는 액티브 영역이 노출되는 즉시 에칭 프로세스가 정지될 수 있도록 한다.
도전체(14,15,16,17)는 절연 재료(21,22) 각각의 층을 가지는 상부측(top side:19) 및 측면(side faces:20)에 제공된다. 또한, 윈도우(18) 벽(23)상에 절연 재료(24) 층이 제공된다. 이를 위해, 반도체 바디(3)의 표면(12)상에 제 1 다결정 실리콘(13) 층을 증착시킨 이후, 이 층(13)상에 제 1 절연 재료(25) 층이 증착된다. 본 실시예에 있어서, 상기 제 1 절연 재료층은 통상적으로, 대략 300nm 두께의 실리콘 산화물 층으로 이루어진다. 후속적으로, 도 1에 도시된 바와 같은 포토레지스트 마스크(26)가 제공되고, 이후에 제 1 도전체(14,15,16,17) 패턴 및 에미터 윈도우(18)가 층(13,15)들에서 즉시 에칭된다. 후속적으로, 도 3에 도시된 바와 같이 제 2 절연 재료(27) 층을 증착시키고 이에 후속하여, 표면(12)에 평행하게 연장하는 제 2 절연 재료(27)층의 일부가 또 다시 제거될 때까지 이 층을 이방적으로 에칭함으로써 도전체(14,15,16,17)의 측면(20) 및 에미터 윈도우(18)의 벽(23)에 절연 재료(22,24) 층이 동시에 제공된다. 본 실시예에 있어서, 절연 재료(27) 층은 실리콘 질화물로 이루어진 대략 100nm의 두께를 갖는다.
실리콘 질화물 층(27)의 부착력을 개선시키기 위해, 부가적으로, 실리콘 산화물(도시되지 않음)로 이루어진 최대 10nm 두께 층이 상기 실리콘 질화물(27)층의 증착 전에 열적 산화법에 의해 도전체(14,15,16,17)의 측면(20)상에 그리고 윈도우(18)의 벽상에 형성될 수 있다. 이 프로세스에 있어서, 또한 얇은 실리콘 질화물 층이 액티브 영역 및 접속 영역(11)의 표면상에 형성된다. 상기 위치에서, 층(22,24)들의 형성 이후 실리콘 산화물이 다시 에칭되어져야 한다.
도 4에 도시된 구조가 형성된 이후에, 반도체 바디(3)의 액티브 영역(7)에서 통상적인 방식으로, 에미터 윈도우(18)를 통한 이온 주입 및 도펀트 확산에 의해 에미터 윈도우(18)에 인접한 베이스 전극(15)의 가장자리(28)로부터 트랜지스터(1)의 베이스 영역(8)이 형성된다. 이 방식으로, 베이스 영역(8)은 대략 1018/cc 붕소 원소로 도핑되는 동시에, 확산 결과 에지(29) 아래에 위치된 베이스 영역의 일부(29)는 대략 1020/cc 붕소 원소로 도핑된다.
후속적으로, 제 2 다결정 실리콘 층이 증착되며, 이는 대략 1020/cc 비소 원자로 도핑되는 n-타입이다. 이 층에서, 제 2 도전체(30,31,32,33) 패턴은 에미터 전극(30), 에미터 전극에 접속된 도전체(31), 제 2 캐패시터 전극(32) 및 제 2 캐패시터 전극에 접속된 도전체(33) 및, 접속 영역(11) 및 이에 따른 트랜지스터의 컬렉터 영역(10)에 접속되는 접속 전극(34)을 포함함으로써 형성된다. 트랜지스터(1)의 에미터 영역(9)은 도펀트 확산에 의해 에미터 전극(30)으로부터 베이스 영역(8)에 형성된다. 이 영역(9)은 대략 3.1020/cc 비소 원자로 도핑된다.
본 실시예는 단일 트랜지스터(1) 및 단일 캐패시터(2)를 포함하는 반도체 디바이스 제조를 도시한다. 그러나, 실제로 이 방법은 다수의 이들 요소를 포함하는 집적 회로를 제조하는데 사용될 수 있다. 트랜지스터(1)는 베이스 전극(14)에서 형성되는 에미터 윈도우(18)를 통해 형성되는 베이스 영역(8) 및 에미터 영역(9)을 갖는다. 상기 에미터 윈도우는 예를 들면 2㎛ 또는 1㎛의 길이를 갖는다. 또한 폴리에미터 트랜지스터로 지칭되는 이러한 트랜지스터는 매우 작기때문에 매립형이 될 수 있으며, 이동 통신 신호(mobile telephony signal)와 같은 매우 높은 주파수 신호를 처리하는데 적절히 사용될 수 있다. 캐패시터는 또한 반도체 바디의 표면상에 형성되므로, 캐패시터를 상호간 또는 트랜지스터에 접속시키는 도전체 트랙(conductor tracks)은 매우 짧다. 그 결과, 이 방법은 상기 고 주파수 신호를 처리하기 위한 집적 회로를 제조하는데 적절히 사용될 수 있다.
상기 도시된 제 1 실시예 및 이하 도시될 실시예에 있어서, 제 1 도전체(14,15,16,17) 패턴 및 에미터 윈도우는 제 1 다결정 실리콘(13) 층에서 동시에 에칭된다. 이것은 하나의 포토레지스트 마스크(26)만을 요구한다.
도전체(14,15,16,17) 및 에미터 윈도우(18)는 하나의 포토레지스트 마스크(26)만을 이용하여 동시에 형성되고, 부가적으로, 도전체(14,15,16,17) 및 에미터 윈도우(18)의 벽(23)에 절연층(22,24)이 단순한 방식으로 동시에 제공된다. 도시될 모든 실시예에 있어서, 제 1 도전체(14,15,16,17) 패턴은 이층이 제 1 절연 재료(25)층으로 피복되어진 이후에 제 1 다결정 실리콘(13) 층에서 에칭된다. 이 결과, 에칭후, 도전체(14,15,16,17)의 상부측(upper side)에 자동적으로 절연 재료(21) 층이 제공된다. 도시될 모든 실시예는 제 1 다결정 실리콘 층에 제 1 도전체(14,15,16,17) 패턴 및 에미터 윈도우(18)가 형성된 이후, 제 2 절연 재료(27) 층이 증착되고 후속적으로 이 표면에 평행하게 연장하는 절연 재료(27)층의 일부가 다시 제거될 때까지 이방적으로 에칭된다. 에미터 윈도우(18)의 벽(23)을 제외하고, 도전체(14,15,16,17)의 측면(20)에는 절연 재료층이 제공된다.
제 1 다결정 실리콘(13) 층상에 증착되는 제 1 절연 재료(25)는 제 2 캐패시터 전극(31)이 형성되기 전에 제 1 캐패시터 전극(16)의 위치에서 그것의 두께 일부상에서 에칭될 수 있다. 이러한 방식으로, 비교적 얇은 유전체를 가지는 캐패시터(2)가 형성된다. 이를 달성하기 위해, 어떤식으로든 제 1 절연 재료(25)층상에 포토레지스트를 제공하기 것이 필수적이다. 보다 바람직하게, 도 5 및 도 6에 도시된 바와 같이, 좀 더 큰 캐패시턴스는 제 2 캐패시터 전극(31)을 형성함으로써 실현될 수 있으므로, 그것은 제 1 캐패시터 전극(16)의 상부측(19) 및 측면(20)을 모두 피복한다. 제 1 실시예에 도시된 바와 같이, 측면(20)에 도포된 층의 두께는, 예를 들면 대략 100nm로 비교적 얇다. 제 2 캐패시터 전극(31)이 제 1 캐패시터 전극의 측면(20) 너머로 연장하므로, 측면(19)은 캐패시터의 캐패시턴스 크기에 원인이 된다. 이것은 부가적인 포토레지스트 마스크의 사용 없이도, 반도체 바디의 표면상에 넓은 공간을 차지하지 않고서도 큰 캐패시턴스를 가지는 캐패시터가 형성되는 것을 이네이블하게 한다. 300nm 두께의 실리콘 산화물층을 가지는 그것의 상부측(19)에서 피복되는 부전극(subelectrode:16)을 가지는 100㎛의 길이 및 폭을 가지는 캐패시터는 높이 1㎛를 가지는 측면의 기여(contribution)로 인해 대략 10%정도 증가된다.
도 7 내지 11은 바이폴라 트랜지스터(1) 및 캐패시터(2)를 포함하는 제 2 반도체 디바이스 제조 실시예 단계의 측면도이다. 이 방법에 있어서, 이 방법의 제 1 실시예에서의 캐패시턴스 보다 더 큰 캐패시턴스를 가지는 캐패시터(2)가 획득된다. 도 7은 도 1에 도시되는 것에 실질적으로 대응하는 제조 프로세스의 단계를 도시한다. 또한, 이 경우에, 표면(12)에 제 1 다결정 실리콘(13) 층 및 절연 재료(25) 층이 제공된다. 후속적으로, 포토레지스트 마스크(35,36)가 절연재료상에 형성된다. 베이스 전극(14), 에미터 윈도우(18) 및 도전체(15,17)의 형성을 위한 패턴(35)을 제외하고, 포토레지스트 마스크는 제 1 캐패시터 전극(16)의 형성을 위한 스트립(36)을 가지는 패턴을 포함한다. 제 1 도전체(14,15,17) 패턴 및 제 1 캐패시터 전극(37,38)은 동시에 형성되며, 이 캐패시터 전극은 중간부(intermediate part:38)에 의해 상호접속되는 다수의 평행 스트립(37)으로 구성된다. 전술된 바와 같이 모든 스트립의 측면(39)은 자동적으로 매우 얇은 제 2 절연층(21)으로 피복된다. 형성되는 캐패시터의 캐패시턴스는 스트랩의 측면의 기여로 인해 우세하게 결정된다. 이것은 캐패시터로 하여금 스트립이 엇는 캐패시터의 캐패시턴스보다 매우 큰 캐패시턴스가 형성되는 것을 이네이블하게 한다.
제 1 도전체(14,15,16,17) 패턴의 형성 이후, 도 8에 도시된 바와 같은 구조에 제 1 실시예에서와 같이 대략 100nm 두께의 실리콘 질화물 층인 절연층(27)이 제공된다. 이 층은 다시 표면(12)에 평행하게 연장하는 절연층의 일부가 에칭될 때까지 - 도전체(14,15,17,36,37)의 측면상의 층(22) 및 에미터 윈도우(18) 벽(23)상의 층은 온전하게 남아있음 - 이방성 에칭은 계속된다. 최종적으로, 또한 본 실시예에 있어서, 에미터 전극(30) 및 제 2 캐패시터 전극(32)은 제 2 다결정 실리콘 층에 형성된다. 제 2 캐패시터 전극(32)은 스트립(37)의 표면을 후속한다.
그러므로, 1㎛의 간격으로 위치된 1㎛ 폭의 스트립(37)으로 이루어지고, 이 스트립이 상부측에서는 300nm의 실리콘 산화물로 그리고 측면에서는 100nm로 피복되는 구성으로 형성된 캐패시터는 동일한 영역을 차지하고 동일한 실리콘 산화물 두께(300nm)로 피복된 비분할된 제 1 캐패시터 전극을 포함하는 커패시터의 대략 4배가되는 캐패시턴스를 갖는다.
도 12 내지 도 15에 도시된 단면도 및 도 17에 도시된 평면도는 바이폴라 트랜지스터(1) 및 캐패시터(2)를 포함하는 제 3 반도체 디바이스 제조 실시예의 몇 가지 단계를 도시한다. 이 방법에 있어서, 매우 큰 캐패시턴스를 가지는 캐패시터(2)가 획득된다. 도 12는 실질적으로 도 8의 제조 프로세스 단계에 대응하는 제조 프로세스 단계를 도시한다. 본 방법의 실시예에 있어서, 제 2 절연 재료(40) 층의 증착에 후속하여, 제 3 절연 재료(41) 층이 증착되어 에미터 윈도우(18)의 벽(23) 및 도전체(14,15,17,36,37)의 측면을 피복한다. 본 실시예에 있어서, 제 2 층(40)은 대략 40nm 두께의 실리콘 질화물 층이고, 제 3 층(41)은 대략 200nm의 다결정 실리콘 층이다.
제 3 층(41)은 표면(12)에 평행하게 연장하는 제 3 층의 일부가 다시 제거될 때까지 이방적으로 에칭되지만, 이 층(41)의 일부(42)는 온전하게 남아있는다. 도 15에 도시된 바와 같이, 후속적으로, 제 2 층(40)의 노출된 부분(43) 및 최종적으로 제 3 층(41)의 잔류 부분(42)이 제거된다. 제 2 층(40)의 L-형 부분(44)이 윈도우의 측면(23,39) 및 윈도우의 벽(23)상에 남아있다. 이들 L-형 부분(44)은 상기 에미터 영역(9)의 형성 동안 에미터 영역(9) 및 베이스 전극(14) 사이의 단락(short circuit)을 배제시키는데 도움이 된다. L-형 부분(44)이 표면 부분 위로 연장함에 따라, 이들은 매우 얇기 때문에, 본 실시예에 있어서는 단지40nm 이기 때문에 매립형이 될 수 있다. 이 결과, 제 1 캐패시터 전극(37)의 측면(39)으로인한 기여는 비교적 크다. 제 2 실시예에 도시된 바와 같이, 동일한 캐패시터(2) 치수에서, 캐패시터(2)의 캐패시턴스는 2라는 요소에 의해 증가될 수 있다.
이 경우에, 제 1 실시예에서와 같이, 층(40,41)들이 증착되기 전에, 대략 10nm 두께의 제 1 실리콘 산화물이 도전체의 측면(20) 상에 그리고 에미터 윈도우(18)의 벽(23)상에 열적으로 형성될 수 있으며, 상기 층은 또한 액티브 영역 및 접속 영역의 표면상에 형성되므로, 그것은 일부(44)가 형성된 이후 다시 제거된다.
최종적으로, 도 18 내지 22는 바이폴라 트랜지스터(1) 및 캐패시터(2)를 포함하는 제 4 반도체 디바이스 제조 실시예의 몇가지 단계를 단면도로 도시한다. 이 방법은 상이하게 형성되는 제 1 도전체를 제외하면, 실질적으로 제 2 및 제 3 실시예에 도시된 것과 동일하다. 표면(12)상에 제 1 다결정 실리콘(13) 층의 증착에 앞서, 다결정 실리콘 층에 도전체(14,15,17,37,38) 및 에미터 윈도우(18)가 형성되고, 액티브 영역(7) 및 접속 영역(11)에 표면상에 인접하는 이들 영역(7,11)의 실리콘을 열적으로 산화시킴으로서 대략 30nm 두께의 실리콘 산화물(45)이 제공된다. 도전체(14,15,17,37,38) 및 에미터 윈도우(18)의 형성 이후, 얇은 실리콘 질화물 층은 표면(12)에 평행하게 연장하는 실리콘 질화물 층의 일부가 다시 제거될 때까지 후속적으로 이방성 에칭 처리에 종속된다. 이 비도시된 층의 일부(46)는 남아있다. 후속적으로, 예를 들면 이방성 습식 에칭 처리는 실리콘 산화물이 액티브 영역(7) 및 접속 영역으로부터 에칭되는 곳에서 수행된다. 이 에칭 처리는 실리콘 산화물(45)층이 또한 윈도우(18)에 인접하는 베이스 전극(14)의 가장자리(28) 아래로 제거될 때까지 계속된다. 이 프로세스에 있어서, 캐비티는 가장자리(28) 아래에서 형성된다. 부가적으로, 이 프로세스에서 캐비티는 또한 필드 산화물 상에 위치된 도전체(14,15,17,37,38)의 가장자리 아래에서 형성된다. 모든 캐비티(47,48)는 후속적으로 제각기 표면에 평행하고 가로질러 연장하는 이의 부분(50,51)이 다시 제거될 때까지 이방성, 예를 들면 습식 에칭 처리를 이용하여 상기 재료 층(49)을 증착시키고 후속적으로 에칭 동작을 수행함으로써 다결정 실리콘으로 충진된다. 도 21에 도시된 바와 같이. 이 프로세스에서 다결정 실리콘은 캐비티(47)에 남아있다.
도전체(14,15,16,17,37,38)의 측면상에 그리고 에미터 윈도우(18)의 벽(23)상에 형성된 일부(46)는 제거된다. 이러한 방식으로, 그것은 캐패시터(2)의 형성에 있어서, 일부(46)에 의해 제 1 캐패시터 전극(16,37)의 측면(20,39)상에 형성되는 층(22,44)이 불필요하게 두께면에서 증가하게 된다.
실리콘 질화물 층(도시되지 않음)의 일부(46)가 제거된 이후 도달하게 되는 단계는 실질적으로 도 2 및 도 8에 도시된 것과 동일하다. 그 밖의 것에 있어서, 상기 방법은 전술된 실시예에서 사용된 방법과 동일하다. 방법의 제 4 실시예를 이용하면, 그것은 베이스 전극(14)에서 에미터 윈도우(18)를 형성하는 동안, 액티브 영역(7)에서 실리콘 에칭은 가능한한 최대로 제한될 수 있다. 여기에서 도시된 다른 실시예에 있어서, 에미터 윈도우(18)는 액티브 영역(7)상에 직접 증착되는 다결정 실리콘(13) 층에서 에칭된다. 이 에칭 프로세스 동안, 또한 필드 산화물(6)이 국부적으로 노출된다. 에칭 동안, 다결정 실리콘 에칭에서 실리콘 산화물 에칭까지의 변화를 탐색하는 것이 가능하다. 실제로 결정되기 위해, 에칭 프로세스는 시간의 짧은 주기동안 계속되어져, 에미터 윈도우(18)내의 액티브 영역(7)이 노출되는 것을 보장한다. 실제로, 이 "과잉-에칭 시간"은 액티브 영역에서 대략 50nm 깊이의 구멍(pit)(도시되지 않음)을 발생시킨다. 후속적으로 베이스 영역(8)은 이 구멍에서 형성된다. 결론적으로 베이스 영역(8) 및 컬렉터 영역(10) 사이의 pn-정션은 액티브 영역의 비교적 높은 깊이에서 형성된다. 이것은 문제가 되지 않는다. 그러나, 실제로 슬라이스 표면위로 보여진 에칭 프로세스는 일반적으로 완전히 균질하지 않기 때문에 슬라이스의 표면위에 보여진 이 깊이가 차이를 나타낸다면 문제가 발생할 것이다. 이 결과, 형성된 트랜지스터는 더 이상 동일하지 않아, 집적회로에서 문제를 발생시킬 수 있다. 이들 문제는 제 4 실시예에 따른 방법으로 해결될 수 있다. 이 경우에, 에미터 윈도우의 에칭은 액티브 영역상에 존재하는 실리콘 산화물(45) 층상에서 정지한다. 이후 단계에서 증착된 다결정 실리콘 층(49)이 에칭되었을 때, 층(13)을 가지는 구멍은 대략 500nm의 두께를 갖으며, 층(49)는 대략 20nm의 두께를 갖는다. 동일한 퍼센트티로 말하면 과잉-에칭 시간은 액티브 영역에서 대략 2nm의 깊이를 갖는 구멍을 발생시킬 것이다.
Claims (7)
- 바이폴라 트랜지스터 및 캐패시터를 포함하는 반도체 디바이스의 제조 방법으로서,- 반도체 바디의 표면상에 제 1 다결정 실리콘 층을 증착시키고, 상기 제 1 다결정 실리콘 층에는 베이스 전극 및 제 1 캐패시터 전극을 갖는 제 1 반도체 패턴을 형성하고, 또한 거기에서 에미터 윈도우를 에칭하여 상기 베이스 전극내에 위치시키고,- 상기 도전체의 상부측 및 측면과 상기 윈도우 벽에 절연 재료층을 도포시키고, 이후 계속하여,- 상기 에미터 윈도우를 통한 이온 주입에 의해 그리고 도펀트 확산에 의해 상기 에미터 윈도우에 인접하는 상기 베이스 전극의 가장자리로부터 상기 반도체 바디에서 상기 트랜지스터의 베이스 영역을 형성하고,-제 2 도전체 패턴이 상기 에미터 전극 및 제 2 캐패시터 전극으로 형성되는 곳에 제 2 다결정 실리콘 층을 층착시키고,- 도펀트 확산에 의해 상기 에미터 전극으로부터 상기 베이스 영역의 상기 트랜지스터의 에미터 영역을 형성시키는 반도체 디바이스 제조 방법에 있어서,상기 반도체 바디의 표면상에 상기 제 1 다결정 실리콘 층을 증착시킨 이후, 먼저, 이 층상에 제 1 절연 재료층을 증착시키고, 이후 두 층에서 상기 제 1 도전체 패턴 및 상기 에미터 윈도우를 동시에 에칭시키고, 이후 제 2 절연재료 층을 증착시키고 상기 표면에 평행하게 연장하는 상기 제 2 절연 재료층의 일부가 다시 제거될 때까지 이 층을 이방적으로 에칭함으로써 상기 도전체의 측면 및 상기 에미터 윈도우의 상기 벽에 절연 재료층을 동시에 제공하는 반도체 디바이스 제조 방법.
- 제 1 항에 있어서,상기 제 1 캐패시터 전극의 상부측 및 상기 표면에 수직인 상기 제 1 캐패시터 전극의 상기 측면을 피복하는 방식으로 상기 제 2 캐패시터 전극을 형성하는 반도체 디바이스 제조 방법.
- 제 2 항에 있어서,상기 제 1 도전체 패턴의 형성에서, 상호간에 평행하게 연장하는 다수의 상호 접속된 스트립으로 상기 제 1 캐패시터 전극을 구성하는 반도체 디바이스 제조 방법.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 에미터 윈도우 벽 및 상기 도전체의 상기 측면을 피복하기 위해, 상기 제 2 절연 재료층을 증착시킨 이후 제 3 절연 재료층을 증착시키고, 이후 , 상기 표면에 평행하게 연장하는 상기 제 3 절연 재료층의 일부가 다시 제거될 때까지 상기 제 3 층을 이방적으로 에칭하고, 그 이후 최종적으로 노출된 상기 제 2 층의 일부 및 남아있는 상기 제 3 층의 일부를 연속적으로 제거하는 반도체 디바이스 제조 방법.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 표면상에 상기 제 1 다결정 실리콘 층의 증착에 앞서, 상기 액티브 영역상에 얇은 실리콘 산화물 층을 형성하고, 상기 제 1 다결정 실리콘 층에 에미터 윈도우를 형성시킨 이후에, 상기 에미터 윈도우 내로 그리고 상기 에미터 윈도우에 인접하는 상기 베이스전극의 가장자리 아래로 상기 얇은 층을 제거하고, 다결정 실리콘으로 충진되는 이 프로세스에 캐비티를 형성하는 반도체 디바이스 제조 방법.
- 제 5 항에 있어서,상기 제 1 다결정 실리콘을 증착시키고 상기 표면에 평행하게 그리고 수직으로 연장하는 상기 폴리실리콘 층이 다시 제거될 때까지 이방적으로 에칭함으로써 상기 에미터 윈도우상에 인접하는 상기 베이스 전극의 상기 가장자리 아래에 형성된 상기 캐비티를 다결정 실리콘으로 충진하는 반도체 디바이스 제조 방법.
- 제 5 항 또는 제 6 항에 있어서,상기 에미터 윈도우상에 인접하는 상기 베이스 전극의 아래에 형성된 상기 캐비티를 다결정 실리콘으로 충진하고, 상기 에미터 윈도우의 상기 벽을 실리콘 질화물 층으로 피복하며, 상기 캐비티가 충진된 이후 상기 층을 제거하는 반도체 디바이스 제조 방법.
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