KR0176151B1 - 반도체 장치의 소자 분리 방법 - Google Patents

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Abstract

트랜치 소자 분리 방법에 있어서, 반도체 기판을 평탄화하는 방법에 관하여 개시한다. 본 발명은 반도체 기판 상에 활성 영역을 둘레를 감싸면서 좁은 폭을 가지는 해자를 갖도록 제1물질층을 식각하여 제1물질층 패턴을 형성하고, 상기 제1물질층 패턴을 마스크로 상기 반도체 기판을 식각하여 트렌치를 형성한다. 이어서, 상기 제1물질층보다 화학 기계적 폴리싱이 선택적으로 더 빠르게 되는 제2물질층으로 상기 트렌치 내부를 채우고, 화학 기계적 폴리싱 방법 또는 에치-백 방법으로 상기 제1물질층 패턴 위의 상기 제2물질층을 제거하는 소자 분리 방법을 제공한다. 본 발명에 의하면, 상기 트렌치의 폭이 셀 영역 또는 주변 회로 영역에서 비슷한 크기를 가지고 있어, 화학 기계적 폴리싱 또는 에치-백 방법에 의해서 평탄한 표면을 얻을 수 있다.

Description

반도체 장치의 소자 분리 방법
제1a도는 종래의 방법에 의하여 실리콘 기판(1) 상의 비활성 영역에 트렌치(7,8)가 형성된 것을 나타내는 투시도이다.
제1b도 내지 제1d도는 종래의 방법에 의한 트렌치 소자 분리 방법을 보여주는 단면도들이다.
제2a도는 본 발명에 의해 실리콘 기판(1) 상에 소자 분리를 위하여 트렌치(7,8a)를 형성하는 단계를 나타내는 투시도이다.
제2b도 및 제2c도는 본 발명에 의한 트렌치 소자 분리 방법을 순서대로 보여주는 단면도들이다.
제3a도 및 제3b도는 각각 본 발명의 방법을 적용하여 주변 회로 영역에서 게이트 배선 아래에 소자 분리 영역을 형성하는 것을 보여주는 평면도 및 단면도이다.
제4a도 내지 제4e도는 본 발명의 소자 분리 방법을 적용하여 반도체 장치를 제조하는 방법을 보여주는 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명
1,21,31 : 실리콘 기판 3a : 제1물질층 패턴
5 : 활성 영역 7 : 셀 영역의 트렌치
8a : 주변 회로 영역의 트렌치 9a : 제2물질층
23 : 트렌치 소자 분리 영역 25 : 게이트 배선
33 : 실리콘 산화막 패턴 35 : 실리콘 질화막 패턴
37 : 제1실리콘 산화막 39 : 게이트 절연막
41 : 다결정 실리콘막 43 : 제2실리콘 산화막
본 발명은 반도체 장치의 제조방법에 관한 것으로, 특히 트렌치(trench) 소자 분리 방법에 있어서 반도체 기판을 평탄화하는 방법에 관한 것이다.
고집적 반도체 장치에서 소자 분리 방법은 집적도 및 전기적 특성의 향상을 위하여 중요한 분야이다. 최근에 개발이 진행 중인 최소 선폭 1.0㎛ 이하의 초고집적(ULSI) 반도체 장치의 경우에 종래의 LOCOS(Local Oxidation of Silicon) 방법으로는 비활성 영역을 형성하기가 어렵게 되었다. 이러한 한계를 극복하기 위하여 트렌치(trench)를 이용한 소자 분리 방법이 널리 쓰이기 시작하였다. 트렌치 소자 분리 방법에서 활성 영역을 제외한 모든 영역을 식각하여 트렌치를 형성하고, 트렌치 내부에는 절연막을 증착하여 메운다. DRAM(Dynamic Random Access Memory) 등과 같은 반도체 장치에서 셀(cell) 부분의 패턴은 주로 최소 선폭의 디자인룰(design rule)을 사용하기 때문에 트렌치의 폭이 좁지만, 주변 회로부분에서는 다양한 크기의 트렌치를 가지게 된다. 이때, 트렌치를 건식 식각하는 단계에서는 트렌치의 선폭 크기에 따라 식각율이 달라지는 마이크로-로딩(micro-loading) 효과에 의하여 트렌치의 깊이를 일정하게 유지하는 것이 어렵고, 절연막으로 트렌치 내부를 메우는 단계에 있어서는 트렌치의 선폭 및 깊이에 의해서 반도체 기판 상의 위치에 따라 절연막의 높이가 다르게 된다. 그리고, 이러한 요철이 심해지면 후속 공정을 실시하는데 어려움이 커진다. 따라서, 절연막을 증착한 후에 반도체 기판을 평탄화시키는 것이 필수적이다. 반도체 기판을 평탄화시키는 효과적인 방법으로 화학 기계적 폴리싱(chemical mechanical polishing) 방법 및 에치-백(etch-back) 방법을 많이 적용한다.
제1a도는 종래의 방법에 의하여 실리콘 기판(1) 상의 비활성 영역에 트렌치(7,8)가 형성된 것을 나타내는 투시도이고, 제1b도 내지 제1d도는 종래의 방법에 의한 트렌치 소자 분리 방법을 보여주는 단면도들이다.
제1a도 및 제1b도는 실리콘 기판(1)의 비활성 영역에 트렌치(7,8)가 형성된 것을 나타내는 도면들이다. 상세하게, 상기 실리콘 기판(1)의 전면에 실리콘 질화막을 증착하고, 사진 식각 공정을 통하여 실리콘 질화막으로 이루어진 제1물질층 패턴(3)을 형성한다. 이때, 상기 제1물질층 패턴(3)은 활성 영역(5)을 제외한 모든 영역의 상기 실리콘 질화막을 식각한 것이다. 이어서, 상기 제1물질층 패턴(3)을 마스크로 사용하여 상기 실리콘 기판(1)을 이방성 식각하여 트렌치(7,8)를 형성하고, 상기 활성 영역(5)을 남긴다. 이때, 셀 영역의 트렌치(7)는 좁은데 비하여, 주변 회로 영역의 트렌치(8)는 그 폭이 넓다. 따라서, 영역별로 식각하여야 할 실리콘의 면적이 크게 다르므로, 제1b도에 보인 것처럼, 마이크-로딩 효과에 의해서 상기 트렌치(7,8)의 깊이가 영역에 따라서 차이가 난다.
제1c도는 상기 트렌치(7,8) 내부를 실리콘 산화막(9)으로 메우는 단계를 나타내는 단면도이다. 그런데, 상기 트렌치(7,8)를 메우기 위하여 상기 실리콘 산화막(9)을 상기 실리콘 기판(1)의 전면에 증착하는 경우, 좁은 폭을 가지는 상기 셀 영역의 트렌치(7) 위에는 상기 실리콘 산화막(9)이 비교적 완전히 메워져서 평탄하게 되지만, 넓은 폭을 가지는 상기 주변 회로 영역의 트렌치(8) 위에는 요철을 크게 가지면서 실리콘 산화막(9)이 증착된다.
제1d도는 상기 제1물질층 패턴(3) 위의 상기 실리콘 산화막(9)에 대하여 화학 기계적 폴리싱을 실시하는 단계를 나타내는 단면도이다. 결과적으로, 화학 기계적 폴리싱에 의해서도 상기 요철이 여전히 상당하게 남아 있고, 주변 회로 영역의 트렌치(8) 위에서 상기 실리콘 산화막(9)이 접시 모양으로 오목하게 된다. 이러한 상기 요철의 문제점을 해결하기 위하여 별도의 사진 식각 공정을 통하여 상기 실리콘 산화막(9)의 일부를 식각하는 경우도 있지만, 이것은 결국 공정을 복잡하게 만들고, 공정의 추가로 인하여 제조 원가를 상승시키게 된다. 또한, 평탄화되는 정도도 그리 만족스럽지 못하다. 또한, 에치-백 방법을 사용하여도 결과는 비슷하다.
이상에서, 종래의 트렌치 소자 분리 방법에 의하면, 고집적 반도체 장치에서도 상기 주변 회로 영역의 트렌치는 큰 폭을 가지기 때문에, 상기 트렌치를 메운 후에도 표면의 요철이 크게 남아서 후속 공정으로도 상기 요철을 제거하기가 어렵다. 따라서, 이후 반도체 장치에서 여러 종류의 소자를 만드는 공정을 실시하기가 곤란한다.
또한, 상기 트렌치를 형성하는 단계에서 셀 영역의 트렌치와 주변 회로 영역의 트렌치 사이의 폭 차이에 기인한 마이크로-로딩 효과에 의하여, 식각되는 트렌치의 깊이가 서로 다르게 되는 문제점도 발생한다.
따라서, 본 발명의 목적은 트렌치 구조를 이용하여 반도체 기판의 표면을 평탄화하기에 용이한 소자 분리 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명은,
활성 영역을 가지는 반도체 기판의 전면에 제1물질층을 증착하는 단계;
상기 반도체 기판 상에 활성 영역의 둘레를 감싸는 좁은 폭의 해자를 갖도록 상기 제1물질층을 식각하여 제1물질층 패턴을 형성하는 단계;
상기 제1물질층 패턴을 마스크로 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계;
제2물질층으로 상기 트렌치 내부를 채우는 단계; 및
상기 제1물질층 패턴 위의 상기 제2물질층을 제거하여 반도체 기판의 전면을 평탄화하는 단계들을 포함하는 것을 특징으로 하는 소자 분리 방법.
본 발명의 바람직한 실시예에 의해서, 상기 제2물질층의 제거는 화학 기계적 폴리싱 방법 또는 에치-백(etch-back) 방법으로 실시하고, 상기 트렌치를 형성하는 단계 후에, 상기 반도체 기판과 동일한 도전형의 불순물을 상기 트렌치 내에 이온 주입하는 단계를 더 구비하는 것을 특징으로 한다.
본 발명에 의하면, 상기 트렌치의 폭이 거의 비슷하게 형성되기 때문에 마이크로-로딩 효과에 의한 영향이 거의 없이 트렌치의 깊이를 일정하게 유지할 수 있다. 더욱, 상기 제2물질층으로 상기 트렌치를 메울 경우에, 상기 제1물질층으로 이루어진 상기 제1물질층 패턴 상의 제2물질층 두께가 반도체 기판의 전면에서 일정하게 유지되어 화학 기계적 폴리싱 방법 또는 에치-백 방법에 의해서 평탄한 표면을 얻을 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 상세하게 설명한다.
종래의 방법에 의한 트렌치 실리콘 소자 분리 방법에서 평평한 표면을 얻을 수 없는 이유는 주로 주변 회로 영역의 넓은 폭을 가지는 트렌치 때문이다. 따라서, 이 넓은 폭을 좁게 만드는 것이 본 발명의 개념이다. 즉 활성 영역에 인접한 비활성 영역의 폭이 상기 활성 영역의 폭 보다 더 넓을 경우 넓은 비활성 영역을 트렌치로 형성하는 것이 아니고, 트렌치를 메우는 단계에서 요철이 생기지 않을 정도의 폭(이하 '좁은폭'이라고 부른다)으로 상기 활성 영역을 둘러싸는 트렌치를 형성하는 것이다.
제2a도는 본 발명에 의해 실리콘 기판(1) 상에 소자 분리를 위하여 트렌치(7,8a)를 형성하는 단계를 나타내는 투시도이고, 제2b도 및 제2c도는 본 발명에 의한 트렌치 소자 분리 방법을 순서대로 보여주는 단면도들이다.
구체적으로, 상기 실리콘 기판(1)의 전면에 제1물질층을 증착하고, 사진 식각 공정을 통해서 상기 제1물질층 패턴(3a)을 형성한다. 이때, 필드(field) 영역이 넓은 주변 회로 영역에서 활성 영역(5)의 둘레를 완전히 감싸는 좁은 폭의 해자를 갖는 상기 제1물질층 패턴(3a)을 형성한다. 이어서, 상기 제1물질층 패턴(3a)을 마스크로 사용하여, 예를 들어 상기 실리콘 기판(1)을 이방성 식각하여 상기 트렌치(7,8a)를 형성하고, 상기 활성 영역(5)을 서로 분리되게 남긴다. 이때, 상기 제1물질층 패턴(3a)은 폭의 크기가 서로 크게 다르지 않기 때문에, 마이크로-로딩 효과의 영향이 적어 일정한 깊이를 가지는 상기 트렌치(7,8a)를 형성할 수 있다. 상세하게, 셀 영역의 트렌치(7)는 제1a도에 보인 종래의 경우와 동일한 폭을 가지며, 주변 회로 영역의 트렌치(8a)는 종래의 경우에 비하여 그 폭이 매우 작아져서 상기 셀 영역의 트렌치(7)와 그 폭이 비슷하다. 따라서, 상기 트렌치(7,8a)를 형성할 때 깊이가 거의 일정하다.
또한, 화학 기계적 폴리싱 방법으로 평탄화하는 경우 상기 제1물질층은 실리콘 질화막과 같은 단단한 물질로 형성한다. 상기 실리콘 기판(1)의 전면에 상기 실리콘 질화막을 접촉하여 증착하는 경우 실리콘 기판(1)과 상기 실리콘 질화막 사이의 열팽창 계수의 차이로 인하여 후속 공정에서 상기 활성 영역(5)에 결정 결함이 유도될 수 있다. 상기 결정 결함이 심각한 문제를 일으키는 반도체 장치의 경우, 수율 향상 등을 위하여 상기 실리콘 기판(1)과 상기 실리콘 질화막 사이에 완충막으로 실리콘 산화막을 증착하거나 또는 실리콘 열산화막을 성장시키는 것이 바람직하다. 더욱, 트렌치 소자 분리 방법에 있어서도 종래의 LOCOS 방법에서와 동일한 개념으로 인접한 상기 활성 영역(5) 사이의 전기적 절연 특성을 향상시키기 위하여, 상기 트렌치(7,8a) 형성 후 상기 트렌치 내에 불순물을 이온 주입한다.
그리고, 상기 트렌치(7,8a)를 형성하기 위하여 상기 실리콘 기판(1)을 이방성 식각할 때, 플라즈마 손상에 의하여 상기 트렌치(7,8a) 아래의 상기 실리콘 기판(1)에 결정 결함이 발생되는데, 이 결정 결함을 제거하기 위하여 상기 트렌치(7,8a)의 내부에 50∼500Å 정도의 실리콘 열산화막을 성장하고 성장된 상기 실리콘 열산화막을 제거하는 방법을 이용하는 것이 유용하다. 더욱, 상기 트렌치(7,8a) 내부에 형성된 실리콘 열산화막은 인접한 활성 영역(5) 사이의 전기적 절연 특성을 보강하는 기능을 가지므로 상기 트렌치(7,8a)의 내부에 실리콘 열산화막을 형성한다.
제2b도는 상기 트렌치(7,8a)를 제2물질층(9a)으로 메우는 단계를 나타내는 단면도이다. 이때, 상기 트렌치(7,8a)를 메우기 위하여 상기 제2물질층(9a)을 상기 실리콘 기판(1)의 전면에 증착하는 경우, 종래의 경우와 달리 넓은 폭을 가지는 트렌치가 없기 때문에, 상기 제2물질층(9a)을 증착한 후 그 표면이 비교적 평평하게 형성된다.
제2c도는 상기 제1물질층 패턴(3a) 위의 상기 제2물질층(9a)을 평탄화시키는 단계를 나타내는 단면도이다. 상세하게, 상기 제1물질층 패턴(3a) 위의 상기 제2물질층(9a)을 화학 기계적 폴리싱 방법 또는 에치-백 방법에 의해서 제거하는 것이다. 화학 기계적 폴리싱으로 상기 제2물질층(9a)을 제거할 경우 상기 제1물질층으로 형성된 상기 제1물질층 패턴(3a)은 화학 기계적 폴리싱을 정지시키는 층으로서 역할을 하여, 화학 기계적 폴리싱 실시 후에 제2c도에 보인 것처럼 평평한 표면을 얻을 수 있다. 이때, 상기 제1물질층 및 제2물질층을 각각 실리콘 질화막 및 실리콘 산화막으로 형성하면, 실리콘 질화막이 단단하여 실리콘 산화막의 화학 기계적 폴리싱을 정지시키는 층으로 작용한다.
또한, 상기 제2물질층(9a)을 일정하게 식각하는 에치-백 방법을 사용하여도 동일한 결과를 얻을 수 있다. 그리고, 상기 에치-백 방법을 사용하는 경우 다결정 실리콘막에 대한 실리콘 산화막의 식각 선택비가 매우 높기 때문에, 제1물질층 및 제2물질층을 각각 실리콘 산화막 및 다결정 실리콘막으로 형성하는 것이 바람직하다.
이상에서, 본 발명에 의하여 형성된 상기 트렌치의 폭이 셀 영역 또는 주변 회로 영역에서 거의 비슷하기 때문에, 마이크로-로딩 효과에 의한 영향이 거의 없이 트렌치의 깊이를 일정하게 유지할 수 있다.
또한, 상기 트렌치를 상기 실리콘 산화막으로 메울 경우에, 상기 제1물질층 패턴 위의 상기 실리콘 산화막 두께가 반도체 기판의 전면에서 일정하게 유지되어 화학 기계적 폴리싱 또는 에치-백 방법에 의해서 평탄한 표면을 얻을 수 있다.
본 발명을 반도체 장치의 제작에 적용하는 경우에는 소자 분리 방법은 본 발명의 방법에 따라서 해결되지만, 반도체 장치의 전기적 특성을 고려할 때 본 발명에 의한 방법을 적용하면 주변 회로 영역에서 비활성 영역의 일부에만 트렌치가 형성되어 있어, 나머지 비활성 영역위를 지나가는 배선이 있을 경우 기생 정전 용량이 증가하는 문제가 발생한다. 특히 게이트 배선은 일반적으로 소자 분리 이후에 가장 먼저 형성되는 것으로 반도체 기판과 상기 게이트 배선 사이의 절연막의 두께가 얇기 때문에 기생 정전 용량이 매우 커지는 문제가 발생한다.
상기 문제를 해결하는 방법의 하나로 본 발명에서는 주변 회로 영역에서 상기 게이트 배선이 형성되는 부분의 반도체 기판에 소자 분리 방법과 동일하게 트렌치를 형성하여 기생 정전 용량을 감소시킨다.
제3a도 및 제3b도는 각각 본 발명의 방법을 적용하여 주변 회로 영역에서 게이트 배선 아래에 소자 분리 영역을 형성하는 것을 보여주는 평면도 및 단면도이다.
상기 제3a도 및 제3b도의 방법을 적용하면 게이트 배선(25)과 실리콘 기판(21) 사이에 트렌치 소자 분리 영역(23)이 형성되어 기생 정전 용량이 증가하는 것을 방지한다. 즉 소자 분리 영역을 형성할 때에 상기 게이트 배선(25)이 지나가게 될 영역에도 본 발명의 방법에 따라 동일한 트렌치를 형성하여, 상기 게이트 배선(25) 아래의 상기 트렌치 소자 분리 영역(23)이 상기 실리콘 기판(21)과 상기 게이트 배선(25) 사이의 두꺼운 절연막 구실을 하여 기생 정전 용량을 감소시킨다.
제4a도 내지 제4e도는 본 발명의 소자 분리 방법을 적용하여 반도체 장치를 제조하는 방법을 보여주는 단면도들이다.
제4a도 내지 제4c도는 소자 분리 영역을 형성하는 단계들을 나타낸다. 상세하게, 본 발명의 제2a도 내지 제2c도의 과정과 동일하게 진행하고, 이 경우에 실리콘 기판(31) 위에 상기 제1물질층 패턴 대신에 실리콘 산화막 패턴(33) 및 상기 실리콘 산화막 패턴(33) 위에 형성된 실리콘 질화막 패턴(35)을 사용한다. 또한 트렌치 내부를 메우는 제2물질층으로는 제1실리콘 산화막(37)을 사용한다.
제4d도는 활성 영역의 상기 실리콘 질화막 패턴(35) 및 상기 실리콘 산화막 패턴(33)을 식각하는 단계를 나타낸다. 상세하게, 상기 활성 영역 위의 상기 실리콘 질화막 패턴(35) 및 상기 실리콘 산화막 패턴(33)을 식각하고, 웰(well) 형성 등을 위한 불순물 이온 주입을 실시한다. 이어서, 상기 활성 영역에 게이트 절연막(39)을 성장한다.
제4e도는 게이트 전극을 형성하는 단계를 나타낸다. 상세하게, 상기 게이트 절연막(39) 위에 불순물이 포함된 다결정 실리콘막(41)을 증착하고, 상기 다결정 실리콘막(41) 위에 제2실리콘 산화막(43)을 증착한다. 이어서, 사진 식각 공정을 통하여 게이트 전극을 형성한다.
상기 제4e도 이후에는 통상의 반도체 공정을 진행하여 반도체 장치를 완성할 수 있다. 그런데, 본 발명에 의하여 트렌치 소자 분리 방법을 사용한 반도체 장치는 종래의 경우에 비하여 평탄화가 우수하여 후속 공정이 용이한 장점을 가진다.
이상, 실시예를 통하여 본 발명을 구체적으로 설명하였지만, 본 발명은 이에 한정되는 것이 아니고, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식으로 그 변형이나 개량이 가능하다.

Claims (6)

  1. 활성 영역을 가지는 반도체 기판의 전면에 제1물질층을 증착하는 단계; 상기 반도체 기판 상의 소자 분리를 위한 트렌치를 형성하고자 하는 영역의 제1물질층을 식각하여 제1물질층 패턴을 형성하는 단계; 상기 제1물질층 패턴을 마스크로 하여 상기 반도체 기판을 식각하여 트렌치를 형성하되, 상기 반도체 기판 상의 셀 영역에서는 비활성 영역에 트렌치를 형성하고, 상기 반도체 기판 상의 주변 회로 영역에서는 활성 영역의 둘레에 일정폭을 갖는 트렌치를 형성하는 것을 특징으로 하는 단계; 상기 반도체 기판 상에 제2물질층을 증착하여 상기 트렌치 내부를 채우는 단계; 및 상기 제1물질층 패턴을 식각 저지층으로 하여 상기 제2물질층을 식각함으로써 반도체 기판의 전면을 평탄화하는 단계들을 포함하는 것을 특징으로 하는 소자 분리 방법.
  2. 제1항에 있어서, 상기 제2물질층을 식각함으로써 반도체 기판의 전면을 평탄화하는 단계는 화학 기계적 폴리싱 방법 또는 에치-백(etch-back) 방법을 이용하는 것을 특징으로 하는 소자 분리 방법.
  3. 제1항에 있어서, 상기 트렌치를 형성하는 단계 후에, 상기 반도체 기판과 동일한 도전형의 불순물을 상기 트렌치 내에 이온 주입하는 단계를 더 구비하는 것을 특징으로 하는 소자 분리 방법.
  4. 제1항에 있어서, 상기 제1물질층은 실리콘 질화막으로 이루어지며, 상기 제2물질층은 실리콘 산화막으로 이루어지는 것을 특징으로 하느 소자 분리 방법.
  5. 제4항에 있어서, 상기 실리콘 질화막은 상기 제2물질층의 식각 저지층으로 이용되는 것을 특징으로 하는 소자 분리 방법.
  6. 제1항에 있어서, 상기 제1물질층 패턴을 마스크로 하여 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계에 있어서, 상기 반도체 기판상의 주변 회로 영역에서는 게이트 배선이 형성될 영역에 트렌치를 더 형성하는 것을 특징으로 하는 소자 분리 방법.
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* Cited by examiner, † Cited by third party
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KR100480554B1 (ko) * 1997-05-30 2005-05-16 삼성전자주식회사 반도체장치의트렌치소자분리형성방법

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