KR20030000436A - 반도체 소자의 격리막 제조방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 48
- 238000002955 isolation Methods 0.000 title claims abstract description 31
- 238000000034 method Methods 0.000 title claims abstract description 30
- 238000004519 manufacturing process Methods 0.000 title abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 32
- 150000004767 nitrides Chemical class 0.000 claims abstract description 28
- 238000000151 deposition Methods 0.000 claims description 6
- 230000008021 deposition Effects 0.000 claims description 2
- 230000002093 peripheral effect Effects 0.000 claims 1
- 238000005498 polishing Methods 0.000 abstract description 5
- 238000005530 etching Methods 0.000 abstract 1
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- 239000000126 substance Substances 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 241000293849 Cordylanthus Species 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
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- Microelectronics & Electronic Packaging (AREA)
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Abstract
본 발명은 소자의 전기적 특성을 향상시키는데 적당한 반도체 소자의 격리막 제조방법에 관한 것으로, 제 1 영역과 제 2 영역으로 정의된 반도체 기판 상에 산화막, 질화막을 차례로 증착하는 단계; 제 2 영역 상의 산화막, 질화막을 선택적으로 제거하고 상기 반도체 기판의 제 2 영역상에 소정깊이를 갖는 트랜치를 형성하는 단계; 트랜치를 포함하는 상기 반도체 기판 상에 제 1 밀도를 갖는 제 1 산화막, 제 1 밀도보다 큰 제 2 밀도를 갖는 제 2 산화막을 차례로 증착하는 단계; 상기 질화막이 노출되도록 반도체 기판의 표면을 평탄화하여 상기 트랜치 내부에 소자 격리막을 형성하는 단계를 포함하여 것을 특징으로 한다.
Description
본 발명은 반도체 소자의 격리막 제조에 관한 것으로 특히, 소자의 전기적 특성을 향상시키는데 적당한 반도체 소자의 격리막 제조방법에 관한 것이다.
일반적으로 반도체 소자가 점차로 고집적화 됨에 따라 그에 따른 여러 가지 방법 중 소자 격리영역과 소자 형성영역 즉, 활성영역의 크기를 축소하는 방법들이제안되고 있다.
상기와 같은 소자 격리영역의 형성기술로는 로코스(LOCOS : Local Oxidation of Silicon) 공정을 사용하였다.
이러한 로코스 공정을 이용한 격리영역 형성공정은 그 공정이 간단하고 재현성이 우수하다는 장점이 있어 많이 사용되고 있다.
그러나, 소자가 점차로 고집적화에 따라 로코스 공정으로 격리영역을 형성하는 경우 로코스로 형성된 격리산화막의 특징인 활성영역으로 확장되는 격리산화막 에지부의 버즈빅(Bird's Beak) 발생 때문에 활성영역의 면적이 축소되어 64MB급 이상의 디램(DRAM : Dynamic Random Access Memory) 소자에서 사용하기에는 적합하지 못한 것으로 알려져 있다.
그래서, 일반적인 로코스를 이용한 격리영역의 형성방법에는 버즈빅의 생성을 방지하거나 또는 버즈빅을 제거하여 격리영역을 축소하고 활성영역을 늘리는 등의 어드밴스드 로코스(Advanced LOCOS) 공정이 제안되어 64MB 또는 256MB급 디램의 제조공정에서 사용되었다.
그러나, 이러한 어드밴스드 로코스를 사용한 격리영역의 형성공정도 Giga급 이상의 디램에서는 격리영역이 차지하는 면적이 크다는 문제점과 로코스 공정으로 형성되는 필드 산화막이 실리콘 기판과의 계면에서 형성되면서 실리콘 기판의 농도가 필드 산화막과 결합으로 인해 낮아지게 되어 결과적으로 누설전류가 발생하는 등의 문제점이 발생하여 격리영역의 특성이 나빠지므로 기가 디램급 이상의 격리영역 형성방법으로 격리영역의 두께 조절이 용이하고 격리 효과를 높일 수 있는 트랜치(Trench)를 이용한 격리영역 형성방법이 제안되었다.
이하, 종래 기술에 따른 반도체 소자의 격리막 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 1a 내지 도 1e는 종래의 반도체 소자의 격리막 제조방법을 설명하기 위한 공정 단면도이다.
도 1a에 도시한 바와 같이, 종래의 반도체 소자의 격리막 제조방법은 반도체 기판(1) 상에 산화막과 질화막을 차례로 증착한다.
이때, 상기 산화막은 반도체 기판(1)에 열처리 공정을 실시하여 형성한다.
이어, 상기 질화막 전면에 감광막을 도포한 후, 설정된 임계치수(Critical Dimension)로 노광 및 현상공정을 통해 감광막을 패터닝하여 액티브(Active) 영역과 필드(Field) 영역이 정의된 감광막 패턴(4)을 형성한다.
그리고, 상기 감광막 패턴(4)을 마스크로 사용하여 상기 질화막과 산화막을 선택적으로 제거하여 질화막 패턴(3)과 산화막 패턴(2)을 형성한다.
도 1b에 도시한 바와 같이, 상기 감광막 패턴(4)을 마스크로 이용하여 건식식각(Dry Etch)을 통해 필드 영역에 해당하는 상기 반도체 기판(1)을 선택적으로 제거하여 소정깊이를 갖는 트랜치(Trench)(5)를 형성한다.
그리고, 상기 트랜치가 형성되어 노출된 반도체 기판(1)의 표면에 자연 산화막(도시하지 않음)이 형성된다.
이후, 상기 트랜치(5)를 포함한 반도체 기판(1)의 전면에 Hump 방지용 랜딩 패드(Landing Pad) 질화막(도시하지 않음)을 증착한다.
도 1c에 도시한 바와 같이, 상기 트랜치(4)를 포함한 랜딩 패드 질화막(도시하지 않음)의 전면에 HDP(High Density Plasma) 산화막(6)을 증착한다.
이때, 상기 HDP 산화막(6)은 화학기상 증착법(CVD : Chemical Vapor Peposition)을 이용하여 증착한다.
그리고, 도 1d에 도시한 바와 같이, 상기 HDP 산화막(6)이 증착된 반도체 기판(1)의 전면에 상기 질화막 패턴(3)이 노출되도록 화학적 기계적 연마법(Chemical Mechancal Polishing : CMP) 공정을 실시하여 반도체 기판(1)의 표면을 평탄화시키면서 상기 트랜치의 내부에 STI(5a)를 형성한다.
이어, 도 1e에 도시한 바와 같이, 상기 질화막 패턴(3)을 습식식각(Wet Etch)으로 제거한 후, 상기 반도체 기판(1)에 여러 전세 공정을 실시하여 산화막 패턴(2) 및 공정중에 발생한 이물질들을 제거함으로써 소자 격리영역인 STI(5a) 공정을 완료한다.
이후 공정은 도면에 도시하지 않았지만 반도체 기판(1)의 액티브 영역에 게이트 전극과 소오스 및 드레인 영역을 갖는 트랜지스터를 형성하고, 상기 게이트 전극과 소오스 및 드레인 영역에 비트라인 콘택(Bitline Contact)과 노드 콘택(Node Contact)을 형성한다.
상기와 같은 종래의 반도체 소자의 격리막 제조방법은 다음과 같은 문제점이 있다.
질화막을 에칭 스톱층으로 이용하여 소자 격리용 절연막이 증착된 반도체 기판을 CMP하는 경우에 액티브 영역의 질화막과 필드 영역의 소자 격리용 절연막간의 연마비 차이로 인하여 필드 영역의 소자 격리용 절연막에 디슁(Dishing)이 발생한다.
본 발명은 이와 같은 종래 기술의 반도체 소자의 격리막 제조방법의 문제를 해결하기 위한 것으로, 소자 격리용 절연막이 증착된 반도체 기판의 CMP 공정에서 소자 격리용 절연막의 패임을 방지하는데 적당한 반도체 소자의 격리막 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1e는 종래의 반도체 소자의 격리막 제조방법을 설명하기 위한 공정 단면도
도 2a 내지 도 2e는 본 발명에 의한 반도체 소자의 격리막 제조방법을 설명하기 위한 공정 단면도
도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 산화막
23 : 질화막 24 : 감광막 패턴
25 : 트랜치 26 : 소자 격리용 절연막
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 격리막 제조방법은 제 1 영역과 제 2 영역으로 정의된 반도체 기판 상에 산화막, 질화막을 차례로 증착하는 단계; 제 2 영역 상의 산화막, 질화막을 선택적으로 제거하고 상기 반도체 기판의 제 2 영역상에 소정깊이를 갖는 트랜치를 형성하는 단계; 트랜치를 포함하는 상기 반도체 기판 상에 제 1 밀도를 갖는 제 1 산화막, 제 1 밀도보다 큰 제 2 밀도를 갖는 제 2 산화막을 차례로 증착하는 단계; 상기 질화막이 노출되도록 반도체 기판의 표면을 평탄화하여 상기 트랜치 내부에 소자 격리막을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 본 발명의 반도체 소자의 격리막 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2e는 본 발명에 의한 반도체 소자의 격리막 제조방법을 설명하기 위한 공정 단면도이다.
도 2a에 도시한 바와 같이, 반도체 기판(21)을 실리콘(Si)이 노출되도록 세정한 후, 산소(O2)가 주입된 산화막 생성로 내에서 열처리하여 상기 반도체 기판(21) 상에 산화막(22)을 성장시킨다.
이어, 상기 산화막(22) 상에 질화물질을 증착하여 질화막(23)을 형성한다.
그리고, 상기 질화막(23) 상에 감광막을 도포한 후, 노광 및 현상공정으로 감광막을 패터닝하여 액티브 영역과 필드 영역을 정의한다.
이어, 상기 감광막 패턴(24)을 마스크로 이용하여 필드 영역의 질화막(23), 산화막(22)을 선택적으로 제거한다.
도 2b에 도시한 바와 같이 상기 감광막 패턴(24)을 마스크로 이용하여 반도체 기판(21)을 선택적으로 제거하여 트랜치(25)를 형성한다.
그리고, 상기 감광막 패턴(24)을 제거하고, 상기 트랜치(25) 내부 측벽에 산화를 진행하여 측벽 산화막(도시하지 않음)을 형성한다.
이후, 상기 트랜치(25)를 포함한 반도체 기판(21)의 전면에 Hump 방지용 랜딩 패드(Landing Pad) 질화막(도시하지 않음)을 증착한다.
이어, 도 2c에 도시한 바와 같이, 상기 트랜치(25)를 포함한 반도체 기판(21)의 전면에 제 1 산화막(26a)을 증착하고, 상기 제 1 산화막(26a) 상에 상기 제 1 산화막(26a)보다 밀도가 큰 제 2 산화막(26b)을 증착한다.
그리고, 다시 제 2 산화막(26b) 상에 상기 제 2 산화막(26b)보다 밀도가 작은 제 3 산화막(26c)을 증착한다.
이때, 필드 영역의 상기 제 2 산화막(26b)은 상기 질화막의 상부 높이와 동일한 위치의 트랜치(25) 내부에 포함되도록 형성한다.
즉, 트랜치(25) 내부의 중앙 부분에 제 2 산화막(26b)이 위치하고, 그 주변에 제 1 산화막(26a)이 위치하도록 상기 제 1 산화막(26a)과 제 2 산화막(26b)의 두께를 결정하여 형성한다.
그리고, 도 2d에 도시한 바와 같이, 상기 제 1, 2, 3 산화막(26a)(26b)(26c)이 증착된 반도체 기판(21)의 전면에 상기 질화막(23)이 노출되도록 화학적 기계적 연마법(Chemical Mechancal Polishing : CMP) 공정을 실시하여 반도체 기판(21)의 표면을 평탄화시킨다.
이때, 트랜치(25)내부에 증착된 밀도가 높은 제 2 산화막(26b)으로 인해 화학적 기계적 연마 공정에서 표면을 균일하게 평탄화할 수 있다.
이후, 도 2e에 도시한 바와 같이, 상기 질화막(23)을 습식식각(Wet Etch)으로 제거한 후, 상기 반도체 기판(21)에 여러 전세 공정을 실시하여 공정중에 발생한 이물질들을 제거함으로써 소자 격리영역인 STI를 형성한다.
이후 공정은 도면에 도시하지 않았지만 반도체 기판(21)의 액티브 영역에 게이트 전극과 소오스 및 드레인 영역을 갖는 트랜지스터를 형성하고, 상기 게이트전극과 소오스 및 드레인 영역에 비트라인 콘택(Bitline Contact)과 노드 콘택(Node Contact)을 형성한다.
상기와 같은 본 발명의 반도체 소자의 격리막 제조방법은 다음과 같은 효과가 있다.
트랜치 내부를 갭-필하기 위해 소자 격리용 절연막을 증착함에 있어서 높은 밀도를 갖는 산화막을 트랜치 중앙 부분에 위치하도록 형성함으로써, CMP 공정에서 트랜치 내부에 발생하는 소자 격리용 절연막의 디슁을 방지할 수 있다.
Claims (3)
- 제 1 영역과 제 2 영역으로 정의된 반도체 기판 상에 산화막, 질화막을 차례로 증착하는 단계;제 2 영역 상의 산화막, 질화막을 선택적으로 제거하고 상기 반도체 기판의 제 2 영역상에 소정깊이를 갖는 트랜치를 형성하는 단계;트랜치를 포함하는 상기 반도체 기판 상에 제 1 밀도를 갖는 제 1 산화막, 제 1 밀도보다 큰 제 2 밀도를 갖는 제 2 산화막을 차례로 증착하는 단계;상기 질화막이 노출되도록 반도체 기판의 표면을 평탄화하여 상기 트랜치 내부에 소자 격리막을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 격리막 제조방법.
- 제 1 항에 있어서, 상기 질화막의 상부 높이와 동일한 위치에는 반드시 제 1 산화막과 제 2 산화막이 존재하도록 증착 두께를 결정하는 것을 특징으로 하는 반도체 소자의 격리막 제조방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 소자 격리막의 중앙 부분에 제 2 산화막이 위치하고 그 주변 영역에 제 1 산화막이 위치하는 것을 특징으로 하는 반도체 소자의 격리막 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010036207A KR20030000436A (ko) | 2001-06-25 | 2001-06-25 | 반도체 소자의 격리막 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010036207A KR20030000436A (ko) | 2001-06-25 | 2001-06-25 | 반도체 소자의 격리막 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20030000436A true KR20030000436A (ko) | 2003-01-06 |
Family
ID=27710901
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020010036207A KR20030000436A (ko) | 2001-06-25 | 2001-06-25 | 반도체 소자의 격리막 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20030000436A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100770820B1 (ko) * | 2006-03-27 | 2007-10-26 | 가부시끼가이샤 도시바 | 반도체 장치 및 그 제조 방법 |
| KR100864935B1 (ko) * | 2007-08-28 | 2008-10-23 | 주식회사 동부하이텍 | 반도체 소자의 소자 격리막 형성 방법 |
-
2001
- 2001-06-25 KR KR1020010036207A patent/KR20030000436A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100770820B1 (ko) * | 2006-03-27 | 2007-10-26 | 가부시끼가이샤 도시바 | 반도체 장치 및 그 제조 방법 |
| KR100864935B1 (ko) * | 2007-08-28 | 2008-10-23 | 주식회사 동부하이텍 | 반도체 소자의 소자 격리막 형성 방법 |
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