KR100439108B1 - 반도체 소자의 소자분리막 형성방법 - Google Patents

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Abstract

본 발명은 반도체소자의 소자분리막 형성방법에 관한 것으로, 소자분리 영역으로 예정된 부분의 측벽에 질화막 스페이서를 형성함으로써 버즈빅에 의한 영향을 줄여 소자의 동작영역이 감소하는 것을 방지하고 그에 따른 DRAM 소자의 리프레쉬 특성을 개선하고, 산화공정시 소자 동작영역이 질화막에 의한 스트레스를 받는 것을 방지하여 소자의 동작영역이 손상되는 것을 방지하고, 소자분리 영역으로 예정되는 반도체기판을 식각하여 노출시키는 공정시 상기 노출된 반도체기판에서 누설전류가 발생하는 것을 억제하고, 상기 반도체기판과 소자분리막에 서로 단차가 발생하지 않아 후속공정을 용이하게 실시할 수 있으며 그에 따른 반도체소자의 특성 및 신뢰성을 확보하여 수율을 향상시키는 기술이다.

Description

반도체소자의 소자분리막 형성방법
본 발명은 반도체소자의 소자분리막 형성방법에 관한 것으로써, 특히 소자분리 산화막을 형성하고, 그 상부에 산화막을 증착한 다음, 평탄화시킴으로써 후속 공정을 용이하게 하고 그에 따른 소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술에 관한 것이다.
일반적으로 반도체소자는 트랜지스터나 커패시터 등과 같은 소자들이 형성되는 활성영역과, 상기 소자들의 동작이 서로 방해되지 않도록 활성 영역들을 분리하는 소자분리 영역으로 구성되어 있다.
최근 반도체소자의 고집적화 추세에 따라 반도체소자에서 많은 면적을 차지하는 소자분리 영역의 면적을 감소시키려는 노력이 꾸준히 진행되고 있다.
이러한 소자분리 영역의 제조방법으로는 질화막 패턴을 마스크로 하여 반도체기판을 열산화시키는 통상의 로코스(local oxidation of silicon : 이하 LOCOS 라 함) 방법이나 반도체기판에 트렌치를 형성하고 이를 절연물질로 매립하는 트렌치분리 등의 방법이 사용되고 있으며, 그 중 LOCOS 방법은 비교적 공정이 간단하여 널리 사용되지만 소자분리 면적이 크고, 경계면에 버즈빅이 생성되어 기판 스트레스(stress)에 의한 격자 결함이 발생되는 단점이 있다. 상기와 같이 버즈빅에 의한 문제점을 줄이기 위하여 소자분리영역으로 예정된 부분의 반도체기판을 식각하여 트렌치를 형성한 다음 소자분리 산화막을 형성하는 방법이 사용되고 있다.
그러나, 상기와 같은 종래기술에 따른 반도체소자의 소자분리막 형성방법은, 버즈빅에 의해 소자동작영역이 감소되어 DRAM 의 리프레쉬 특성을 악화시키거나, 소자분리 영역으로 예정된 반도체기판을 식각하는 공정시 상기 반도체기판이 손상(damage)되어 결함(defect)이 발생하는 동시에 상기 식각된 반도체기판을 세정하는 공정으로 인하여 원하지않는 이온들에 의해 전하(charge)가 발생하고, 질화막 스페이서의 스트레스에 의해 소자분리 산화막을 형성하기 위한 열공정시 상기 반도체기판에 발생한 결함을 따라 누설전류가 발생하여 소자의 특성 및 신뢰성이 떨어지고, 그에 따른 반도체소자의 고집적화가 어려워지는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 소자분리 영역으로 예정되어 노출된 반도체기판을 일정 두께 식각하고, 소자분리 산화막을 형성한 다음, 그 상부에 다시 산화막을 증착시킨 후 평탄화공정을 실시함으로써 상기 소자분리 산화막 공정시 발생하는 버즈빅에 의해 활성영역이 감소하는 것을 방지하여 소자의 리프레쉬 특성을 향상시키고, 소자분리막 형성시 발생되는 소자간의 누설전류를 최소화시켜 소자의 특성 및 신뢰성을 향상시키는 반도체소자의 소자분리막 형성방법을 제공하는데 그 목적이 있다.
도 1 내지 도 7 는 본 발명에 따른 반도체소자의 소자분리막 형성방법을 도시한 단면도.
◈ 도면의 주요부분에 대한 부호의 설명
11 : 반도체기판 13 : 패드산화막
15 : 다결정실리콘층 17 : 질화막
19 : 감광막 패턴 21 : 질화막 스페이서
23 : 소자분리 산화막 25 : 산화막
이상의 목적을 달성하기 위한 본 발명에 따른 반도체소자의 소자분리막 형성방법은,
반도체기판의 소자분리영역을 노출시키는 패드산화막 패턴, 도전층 패턴 및 질화막 패턴을 형성하는 공정과,
상기 노출된 반도체기판을 소정 두께 식각하는 공정과,
상기 반도체기판, 패드산화막 패턴, 도전층 패턴 및 질화막 패턴의 측면에 질화막 스페이서를 형성하는 공정과,
상기 노출된 반도체기판을 산화시켜 소자분리 산화막을 형성하는 공정과,
상기 질화막 스페이서, 질화막 패턴 및 도전층 패턴을 제거하는 공정과,
상기 구조 상부에 산화막을 형성하는 공정과,
상기 패드산화막 및 산화막을 제거하여 평탄화하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명한다.
도 1 내지 도 7 은 본 발명에 의한 반도체소자의 소자분리막 형성방법을 도시한 단면도이다.
먼저, 반도체기판(11) 상부에 패드산화막(13)을 10 ∼ 300 Å두께로 형성한다.
그리고, 상기 패드산화막(13) 상부에 다결정실리콘층(15)을 200 ∼ 1000 Å 두께로 형성하고 그 상부에 질화막(17)을 300 ∼ 2000 Å 두께로 형성한다. 여기서, 1 ∼ 50 Å 두께의 자연산화막(도시안됨)을 사용하는 경우 상기 패드산화막(13)과 다결정실리콘층(15)의 형성을 생략할 수 있다. 또한, 상기 다결정실리콘층(15)은 비정질실리콘층으로 형성할 수도 있다.
그 다음, 상기 질화막(17) 상부에 소자분리 영역을 노출시키는 감광막 패턴(19)을 형성한다. (도 1참조)
다음, 상기 감광막 패턴(19)을 식각마스크로 사용하여 상기 질화막(17), 다결정실리콘층(15) 및 패드산화막(13)을 식각하고, 상기 감광막 패턴(19)을 제거한다. (도 2참조)
이어서, 상기 질화막(17)을 식각마스크로 사용하여 상기 반도체기판(11)을 100 ∼ 3000 Å두께 식각한다. (도 3참조)
다음, 상기 질화막(17), 다결정실리콘층(15), 패드산화막(13) 및 반도체기판(11)의 측벽에 질화막 스페이서(21)를 50 ∼ 3000 Å 두께로 형성한다. (도 4참조)
다음, 상기 노출된 반도체기판(11)에 소자분리 산화막(23)을 형성한다. 이때, 상기 소자분리 산화막(23)은 습식 또는 건식산화방법으로 실시하여 형성할 수 있고, 상기 습식 및 건식산화방법을 병행하여 형성할 수 있다. (도 5참조)
그리고, 상기 질화막(17) 및 다결정실리콘층(15)을 제거한다. (도 6참조)
그후, 상기 구조 상부를 산화시켜 상기 소자분리 산화막(23) 상부에 산화막(25)을 형성시킨다.
그리고, 전면식각방법이나 화학적기계적연마공정을 사용하여 상기 패드산화막(13) 및 산화막(25)을 제거하여 평탄화시킨다. (도 7참조)
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 소자분리막 형성방법은, 소자분리 영역으로 예정된 부분의 측벽에 질화막 스페이서를 형성함으로써 버즈빅에 의한 영향을 줄여 소자의 동작영역이 감소하는 것을 방지하고 그에 따른 DRAM 소자의 리프레쉬 특성을 개선하고, 산화공정시 소자 동작영역이 질화막에 의한 스트레스를 받는 것을 방지하여 소자의 동작영역이 손상되는 것을 방지하고, 소자분리 영역으로 예정되는 반도체기판을 식각하여 노출시키는 공정시 상기 노출된 반도체기판에서 누설전류가 발생하는 것을 억제하고, 상기 반도체기판과 소자분리막에 서로 단차가 발생하지 않아 후속공정을 용이하게 실시할 수 있으며 그에 따른 반도체소자의 특성 및 신뢰성을 확보하여 수율을 향상시키는 이점이 있다.

Claims (11)

  1. 반도체기판의 소자분리영역을 노출시키는 패드산화막 패턴, 도전층 패턴 및 질화막 패턴을 형성하는 공정과,
    상기 노출된 반도체기판을 소정 두께 식각하는 공정과,
    상기 반도체기판, 패드산화막 패턴, 도전층 패턴 및 질화막 패턴의 측면에 질화막 스페이서를 형성하는 공정과,
    상기 노출된 반도체기판을 산화시켜 소자분리 산화막을 형성하는 공정과,
    상기 질화막 스페이서, 질화막 패턴 및 도전층 패턴을 제거하는 공정과,
    상기 구조 상부에 산화막을 형성하는 공정과,
    상기 패드산화막 및 산화막을 제거하여 평탄화하는 공정을 포함하는 반도체소자의 소자분리막 형성방법.
  2. 제 1 항에 있어서,
    상기 노출된 반도체기판은 100 ∼ 3000Å 두께 식각하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
  3. 제 1 항에 있어서,
    상기 소자분리 산화막은 건식 또는 습식산화방법으로 형성하거나 상기 건식 및 습식산화방법을 병행하여 형성하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
  4. 제 1 항에 있어서,
    상기 평탄화하는 공정은 전면식각방법 또는 화학적기계적연마방법으로 실시하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
  5. 제 1 항에 있어서,
    상기 질화막 스페이서의 형성 두께를 50 ∼ 300 Å으로 형성하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
  6. 제 1 항에 있어서,
    상기 패드산화막은 10 ∼ 300 Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
  7. 제 1 항에 있어서,
    상기 도전층은 다결정실리콘, 비정질실리콘 중 하나를 선택적으로 사용하여 형성하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
  8. 제 1 항에 있어서,
    상기 도전층은 200 ∼ 1000 Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
  9. 제 1 항에 있어서,
    상기 패드산화막을 형성하지 않고 자연산화막을 사용하는 경우 상기 도전층을 형성하는 공정을 생략하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
  10. 제 9 항에 있어서,
    상기 자연산화막은 1 ∼ 50 Å두께인 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
  11. 제 1 항에 있어서,
    상기 질화막 패턴은 300 ∼ 2000 Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
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