KR19990010757A - 반도체 장치의 소자 분리 방법 - Google Patents

Abstract

STI(Shallow Trench Isolation) 공정에서 섈로우 피트(shallow pit) 불량을 방지하기 위한 소자 분리 방법에 관하여 개시한다. 본 발명의 소자 분리 방법에서는 반도체 기판에 소정의 마스크 패턴을 사용하여 상부에 계단형 턱이 형성된 프로파일을 갖는 트렌치를 형성한다. 상기 트렌치의 저면 및 측벽에 산화막을 형성한다. 상기 산화막이 형성된 트렌치의 측벽으로부터 저면의 코너 부분까지 연장되는 스페이서를 형성한다. 상기 트렌치 내부를 채우는 동시에 상기 마스크 패턴의 상면을 덮는 트렌치 매립 물질층을 형성한다. 상기 트렌치 매립 물질층이 치밀화되도록 상기 결과물을 열처리한다. 상기 마스크 패턴 및 상기 트렌치 매립 물질층을 연마하여 상기 트렌치 내에 평탄화된 매립층을 형성한다.

Description

반도체 장치의 소자 분리 방법

본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 STI(Shallow Trench Isolation) 공정에 의한 소자 분리 방법에 관한 것이다.

반도체 소자가 고집적화되어 감에 따라 그 제조 공정은 더욱 복잡해지고 있으며, 단위 소자 분리를 위하여 작은 면적에서 우수한 전기적 특성을 갖는 소자 분리 기술이 요구되고 있다. 현재, 256메가비트 DRAM의 경우에 있어서 LOCOS(LOCal Oxidation of Silicon) 계열의 소자 분리 기술에서는 활성 영역 확보 및 소자 분리 특성을 확보하는 데에는 한계에 도달하였다.

그에 따라, 산화 공정을 이용하여 필드 산화막을 형성하지 않고 실리콘 기판을 소자 분리에 필요한 깊이 만큼 에칭하여 트렌치를 형성하고, CVD(Chemical Vapor Deposition) 산화막으로 상기 트렌치를 매립한 후 평탄화하여 소자 분리를 구현하는 STI 기술이 개발되어 공정에 적용되고 있다.

그러나, STI 공정에서도 문제점들이 발생하고 있는데, 이러한 문제점들은 제품의 동작 특성, 수율, 신뢰성 등에 큰 장애가 되고 있다. 이와 같은 불량은 트렌치 공정시 식각 공정에서 플라즈마 손상에 의하여 실리콘의 격자가 손상됨으로써 디스로케이션(dislocation)이 발생되고, 그에 따라 접합 누설 전류 및 트랜지스터의 소스와 드레인이 턴온을 항상 유지하게 되는 불량이 초래된다.

디스로케이션의 발생은 여러 가지의 공정상의 원인이 있지만, 많은 경우에 있어서 트렌치 식각시에 발생된 실리콘 내에서의 스트레스에 의하여 섈로우 피트(shallow pit), 디스로케이션 등과 같은 결함이 발생되고, 작은 결함이라도 후속 공정의 열처리시에 트렌치 내의 갭(gap) 매립 물질과 실리콘간의 열팽창 계수(thermal expansion coefficient) 차이에 의하여 강한 스트레스가 발생되어, 특히 트렌치의 저면의 구석에서 실리콘이 격자 손상되어 디스로케이션 면 또는 선이 특정 방향으로 크게 형성되고, 이는 누설 전류의 소스로 작용하게 된다. 참고로, 대표적인 갭 매립 물질로 사용되는 USG는 실리콘에 비하여 열팽창 계수가 3배 정도 작은 물질로서, 이와 같은 물질이 실리콘 기판 내에 매립 물질로 사용되었을 때에는 장력 스트레스를 받게 된다.

따라서, 본 발명의 목적은 STI 공정에 의한 소자 분리시에 실리콘 기판의 스트레스로 인한 불량을 방지할 수 있는 반도체 장치의 소자 분리 방법을 제공하는 것이다.

도 1 내지 도 9는 본 발명의 바람직한 실시예에 따른 반도체 장치의 소자 분리 방법을 설명하기 위한 단면도들이다.

상기 목적을 달성하기 위하여, 본 발명의 소자 분리 방법에서는 반도체 기판에 소정의 마스크 패턴을 사용하여 상부에 계단형 턱이 형성된 프로파일을 갖는 트렌치를 형성한다. 상기 트렌치의 저면 및 측벽에 산화막을 형성한다. 상기 산화막이 형성된 트렌치의 측벽으로부터 저면의 코너 부분까지 연장되는 스페이서를 형성한다. 상기 트렌치 내부를 채우는 동시에 상기 마스크 패턴의 상면을 덮는 트렌치 매립 물질층을 형성한다. 상기 트렌치 매립 물질층이 치밀화되도록 상기 결과물을 열처리한다. 상기 마스크 패턴 및 상기 트렌치 매립 물질층을 연마하여 상기 트렌치 내에 평탄화된 매립층을 형성한다.

본 발명에 의하면, 디스로케이션이 발생되는 것을 방지할 수 있고, 따라서 접합 누설 전류 및 트랜지스터의 소스와 드레인이 항상 턴온 상태로 유지되는 현상을 방지할 수 있다.

다음에, 본 발명의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.

도 1 내지 도 9는 본 발명의 바람직한 실시예에 따른 반도체 장치의 소자 분리 방법을 설명하기 위한 단면도들이다.

도 1을 참조하면, 실리콘으로 이루어지는 반도체 기판(10)상에 패드 산화막(12)을 열산화법에 의하여 약 110 ∼ 160Å 정도의 두께로 성장시키고, 질화막(14)을 약 1500Å정도의 두께로 형성한다. 그 후, 상기 질화막(14)상에 고온에서 산화막을 증착하여 HTO막(16)을 약 500Å의 두께로 형성하고, 그 위에 ARC막(18), 예를 들면 SiON막을 약 600Å의 두께로 형성한다.

도 2를 참조하면, 상기 결과물 위에 상기 ARC막(18)의 상면을 일부 노출시키는 포토레지스트 패턴(20)을 형성한 후, 상기 포토레지스트 패턴(20)을 식각 마스크로 하여 상부로부터 상기 ARC막(18), HTO막(16), 질화막(14) 및 패드 산화막(12)을 차례로 식각하여 패드 산화막 패턴(12A), 질화막 패턴(14A), HTO막 패턴(16A) 및 ARC막 패턴(18A)을 형성하는 동시에 상기 반도체 기판(10)의 표면을 일부 노출시킨다.

도 3을 참조하면, 건식 식각 공정에 의하여 상기 노출된 반도체 기판(10)의 표면을 식각하여 약 2500Å 깊이의 트렌치(T)를 형성한다. 이 때, 건식 식각 공정 조건을 조절하여 상기 트렌치(T)의 상부에서 계단형 턱(25)이 형성된 프로파일을 가지도록 한다. 그 후, 상기 포토레지스트 패턴(20) 및 ARC막 패턴(18A)을 제거한다.

도 4를 참조하면, 상기 건식 식각 공정중에 손상된 부분에서 발생된 격자 손상과 같은 결함을 통한 누설 전류 발생 가능성을 없애기 위하여, 상기 트렌치(T)의 저면 및 측벽에 열산화막(30)을 약 100 ∼ 500Å의 두께로 성장시킨다. 이 때, 상기 열산화막(30)은 상기 트렌치(T)의 저면에서의 두께(d1)보다 측벽에서의 두께(d2)가 더 두껍게 되도록 형성한다. 바람직하게는, 상기 트렌치(T)의 저면에서의 두께(d1)를 약 100 ∼ 300Å의 두께로 형성한다.

도 5를 참조하면, 상기 결과물 전면에 스트레스 버퍼층(35), 예를 들면 실리콘 질화막을 약 30 ∼ 150Å, 바람직하게는 30 ∼ 100Å의 두께로 형성한다. 상기 스트레스 버퍼층(35)은 후속 공정에서 상기 트렌치(T) 내에 매립되는 매립 물질에 의한 장력 스트레스를 완화시키는 역할을 하게 된다.

도 6을 참조하면, 상기 트렌치(T)의 저면 및 측벽과, 상기 질화막 패턴(14A) 및 HTO막 패턴(16A)의 각 측벽 부분을 제외한 나머지 부분에서 상기 스트레스 버퍼층(35)을 에치백하여 상기 트렌치(T)의 측벽으로부터 저면의 코너 부분까지 연장되는 스페이서(35A)를 형성한다.

상기와 같은 에치백 공정에 의하여 스페이서(35A)를 형성하는 이유는 후속 공정에서 상기 질화막 패턴(14A) 제거를 위하여 인산을 사용한 스트립(strip) 공정을 진행할 때 상기 스페이서(35A)가 소모되는 것을 방지하기 위한 것이다. 이 때, 상기 스페이서(35A)가 상기 트렌치(T)의 계단형 턱(25) 부분까지만 연장되므로 인산에 의한 상기 질화막 패턴(14A)의 제거시에 식각 저지 효과가 얻어진다.

도 7을 참조하면, 상기 스페이서(35A)가 형성된 결과물 전면에 플라즈마 화학 증착법에 의하여 USG를 증착하여 상기 트렌치(T) 내부를 포함한 상기 결과물 전면을 덮는 USG막(40)을 약 5000Å 두께로 형성한다. 그 후, 상기 USG막(40) 위에 PE-TEOS(tetra-ethyl-ortho-silicate)막(50)을 형성한다.

그 후, 후속의 CMP 공정시에 필드 영역의 산화막의 과도한 리세스(recess)를 방지하기 위하여 900℃ 이상의 고온에서 열처리하여 상기 USG막(40)을 치밀화한다. 이 때의 열처리 조건으로서 N₂분위기하에서 습식 어닐링을 행할 수 있다.

도 8을 참조하면, 상기 질화막 패턴(14A)을 식각 저지층으로 하여 상기 결과물에 대하여 CMP 공정을 적용하여, 활성 영역과 필드 영역에서 단차가 없는 평탄화된 매립층(40A)을 형성한다.

도 9를 참조하면, 상기 질화막 패턴(14A) 및 패드 산화막 패턴(12A)을 제거하고, 활성 영역과 필드 영역간의 단차가 약 500Å 이내로 되도록 트렌치 매립층(40B)을 형성함으로써, 본 발명에 따른 소자 분리 공정을 완료한다.

상기한 바와 같이, 본 발명에 따르면 트렌치 내에 스트레스를 완화시킬 수 있는 스페이서를 형성함으로써, 종래 공정에서와 같이 트렌치 식각시에 트렌치의 저면의 구석에서 많이 발생되는 스트레스로 인한 실리콘의 격자 손상에 의하여 디스로케이션이 발생되는 것을 방지할 수 있고, 따라서 접합 누설 전류 및 트랜지스터의 소스와 드레인이 항상 턴온 상태로 유지되는 현상을 방지할 수 있다.

이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.

Claims (6)

1. 반도체 기판에 소정의 마스크 패턴을 사용하여 상부에 계단형 턱이 형성된 프로파일을 갖는 트렌치를 형성하는 단계와, 상기 트렌치의 저면 및 측벽에 산화막을 형성하는 단계와, 상기 산화막이 형성된 트렌치의 측벽으로부터 저면의 코너 부분까지 연장되는 스페이서를 형성하는 단계와, 상기 트렌치 내부를 채우는 동시에 상기 마스크 패턴의 상면을 덮는 트렌치 매립 물질층을 형성하는 단계와, 상기 트렌치 매립 물질층이 치밀화되도록 상기 결과물을 열처리하는 단계와, 상기 마스크 패턴 및 상기 트렌치 매립 물질층을 연마하여 상기 트렌치 내에 평탄화된 매립층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
2. 제1항에 있어서, 상기 트렌치를 형성하는 단계에서 사용되는 마스크 패턴은 상기 반도체 기판상에 차례로 적층된 패드 산화막 패턴, 질화막 패턴 및 HTO막 패턴인 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
3. 제1항에 있어서, 상기 산화막을 형성하는 단계는 상기 산화막을 상기 트렌치의 저면에서의 두께보다 측벽에서의 두께가 더 두껍게 되도록 형성하는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
4. 제1항에 있어서, 상기 스페이서는 약 30 ∼ 100Å의 두께로 형성되는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
5. 제1항에 있어서, 상기 트렌치 매립 물질층을 형성하는 단계는 상기 트렌치 내부 및 상기 마스크 패턴을 덮는 USG막을 형성하는 단계와, 상기 USG막상에 PE-TEOS막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
6. 제1항에 있어서, 상기 열처리 단계는 N₂분위기 하에서 습식 어닐링하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.