KR100235971B1 - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로, 워드라인으로 형성되는 다결정실리콘 및 게이트 산화막을 먼저 형성한 다음에 트렌치를 이용한 소자분리막을 형성함으로써 희생산화공정 및 게이트 공정을 하지 않아도 되므로 세정공정중 필드산화막의 손실을 방지할 수 있고, 트렌치의 모서리부근에서의 절연막이 활성영역보다 밑으로 내려가는 것을 방지하여 상기 모서리부근에서의 전기장 집중에 의한 누설전류를 억제하며, 게이트산화막의 씨닝(Thinning)현상을 막아 전기적 특성 열화를 방지하는 기술이다.

Description

반도체소자의 제조방법
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 트렌치를 이용한 소자분리막 형성시 상기 트렌치의 모서리부근에서의 절연막이 활성영역보다 밑으로 내려가는 현상을 방지하여 게이트 산화막의 씨닝현상을 방지하고, 소자의 전기적 특성을 향상시키는 기술에 관한 것이다.
고집적화라는 관점에서 소자의 집적도를 높이기 위해서는 각각의 소자 디멘젼(dimension)을 축소하는 것과, 소자간에 존재하는 분리영역의 폭과 면적을 축소하는 것이 필요하며, 이 축소정도가 셀의 크기를 좌우한다는 점에서 소자분리 기술이 메모리 셀 사이즈(memory cell size)를 결정하는 기술이라고 할 수 있다.
일반적으로 소자분리 기술에서 디자인 룰이 감소함에 따라 작은 버즈빅 길이와 큰 체적비를 요구하고 있다.
그러나, 종래의 로코스(LOCOS : LOCal Oxidation of Silicon, 이하에서 LOCOS라 함) 공정방법은 소자분리막이 얇아지는 문제와 버즈빅현상으로 기가(Giga DRAM)급 소자에서는 적용하는데 한계가 있다.
또한, 트렌치 소자분리 공정도 공정의 복잡성뿐만 아니라 디자인 룰이 감소할수록 트렌치 영역을 매립하는 것이 어려워지므로 실제로 디자인 룰이 0.1㎛에 접근하면 트렌치 소자분리 공정도 적용하기가 어려워 질 것이다.
이하, 첨부된 도면을 참고로 하여 상세히 설명하기로 한다.
제1도는 종래기술에 따른 반도체소자의 제조방법을 나타낸 단면도이다.
종래기술에 따른 듀얼(dual) 트렌치 소자분리막 형성방법은 필드가 넓은 부분에는 LOCOS 구조로 소자분리 산화막(102)을 형성하고, 게이트산화막(104)과 다결정실리콘층(105)을 미리 증착한 후, 필드가 좁은 부분에 트렌치를 이용한 소자분리막을 형성한다.
상기와 같이 필드가 좁은 부분에 트렌치 소자분리막을 형성하는 경우에는 상기 트렌치를 매립하는 절연물(106)을 채워넣고, 다시 제거하는 공정에서 LOCOS 방법으로 형성된 소자분리 산화막(102) 때문에 화학적 기계적 연마(chemical mechanical polishing, 이하 CMP 라 함)방법을 사용하지 못하고 습식식각방법으로 전면식각하기 때문에 평탄도가 좋지 못하다.
따라서, 후속공정인 워드라인 마스크공정에 영향을 미치게 된다.
또한, 상기 트렌치에 매립한 절연물의 증착균일도가 우수하지 못해서 증착이 적게된 부분에서는 상기 전면식각공정시 많은 양의 필드산화막이 식각되어서 상기 트렌치의 모서리부분의 필드산화막이 활성영역보다 밑으로 내려가는 문제점이 발생하게 된다.(제1도)
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 트렌치 모서리부근의 절연막이 활성영역보다 밑으로 내려가는 현상을 방지하여 게이트 산화막의 씨닝현상을 억제하고, 활성영역의 모서리 부근에서의 전기장이 집중되어 발생하는 전기적 특성 열화를 방지하는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.
제1도는 종래기술의 실시예에 따른 반도체소자의 제조방법을 나타낸 단면도.
제2도 내지 제11도는 본 발명의 실시예에 따른 반도체소자의 제조방법을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
11, 101 : 반도체기판 102 : 소자분리산화막
13, 104 : 게이트 산화막 15, 105 : 다결정실리콘
17 : 패드산화막 19 : 질화막
21 : 트렌치 23 : 제2열산화막
25, 106 : 절연물 27 : 텅스텐 실리사이드
이상의 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조방법은, 반도체기판 상부에 게이트 산화막 및 다결정실리콘층을 형성하는 공정과, 상기 다결정실리콘층 상부에 패드산화막 및 질화막을 형성하는 공정과, 상기 질화막, 패드산화막, 다결정실리콘, 게이트 산화막 및 일정 두께의 반도체기판을 식각하여 트렌치를 형성하는 공정과, 상기 트렌치 표면에 열산화막을 형성하는 공정과, 상기 트렌치를 매립하는 절연물을 상기 질화막 상부까지 증착하는 공정과, 상기 절연물을 상기 질화막이 노출될 때까지 화학적 기계적 연마하는 공정과, 상기 질화막을 습식식각공정으로 제거하는 공정과, 상기 패드산화막을 제거하는 공정과, 상기 구조 상부에 텅스텐실리사이드를 형성하는 공정과, 워드라인 마스크를 이용한 식각공정으로 워드라인을 형성하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
제2도 내지 제11도는 본 발명의 실시예에 따른 반도체소자의 소자분리절연막 형성공정을 도시한 단면도이다.
먼저, 반도체기판(11) 상부에 게이트 열산화막(13)을 형성한다. 이때, 상기 게이트 열산화막(13)은 30∼100Å 두께로 형성한다.
그리고, 상기 게이트 열산화막(13) 상부에 다결정실리콘층(15)을 형성한다.
이때, 상기 다결정실리콘층(15)은 500∼1500Å 정도의 두께로 형성한다.(제2도)
다음, 상기 다결정실리콘층(15) 상부에 패드산화막(17)을 50∼200Å의 두께로 형성한다.
그 다음, 상기 패드산화막(17) 상부에 질화막(19)을 500∼2000Å 정도 두께로 형성한다.(제3도)
이어서, 소자분리마스크(도시안됨)를 이용한 식각공정으로 상기 질화막(19), 패드산화막(17), 다결정실리콘층(15), 게이트 열산화막(13) 및 반도체기판(11)을 식각하여 트렌치(21)를 형성한다.
이때, 상기 반도체기판(11)은 1500∼4000Å 정도 깊이로 식각하여 트렌치(21)를 형성한다.(제4도)
그리고, 상기 트렌치(21) 표면에 제1열산화막(도시안됨)을 형성하기 위한 제1차 산화공정을 실시한다.
이때, 상기 제1열산화막(도시안됨)은 50∼200Å 정도의 두께로 형성한다.
그리고, 상기 제1열산화막(도시안됨)을 습식식각으로 제거한다.
이때, 제1차 산화공정과 이로 인해 형성된 제1열산화막(도시안됨)의 제거공정은 상기 트렌치(21)형성공정시 발생된 트렌치(21) 표면의 결함을 제거한다.
그리고, 제2차 산화공정으로 트렌치(21) 측벽에 제2열산화막(23)을 50∼200Å 정도 두께로 형성한다.(제5도)
다음, 상기 전체표면에 화학기상증착(chemical vapor deposition, 이하 CVD 라 함)방법을 사용하여 상기 트렌치에 절연물(25)을 형성한다.
이때, 상기 절연물(25)은 상기 질화막(19)을 덮을 정도로 증착한다.(제6도)
그 다음, 상기 절연물(25)은 CMP 공정을 사용하여 상기 질화막(19)이 드러날 때까지 제거한다.(제7도)
다음, 상기 질화막(19)을 제거한다.(제8도)
이어서, 상기 패드산화막(17)을 제거한다.(제9도)
다음, 상기 구조 전표면 상부에 텅스텐 실리사이드(27)를 증착한다.
이때, 상기 텅스텐 실리사이드(27)는 500∼1500Å 정도 증착한다.(제10도)
그 다음, 상기 텅스텐 실리사이드(27) 상부에 감광막(도시안됨)을 도포한다.
그리고, 상기 감광막을 워드라인 마스크(도시안됨)로 사용하여 노광시킨 후, 현상하여 감광막 패턴을 형성한다.
그 후, 상기 감광막 패턴을 식각마스크로 사용하여 상기 텅스텐 실리사이드(27), 다결정실리콘층(15) 및 게이트 산화막(13)을 식각하여 워드라인을 형성한다.(제11도)
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 제조방법은, 워드라인으로 형성되는 다결정실리콘 및 게이트 산화막을 먼저 형성한 다음에 트렌치를 이용한 소자분리막을 형성함으로써 희생산화공정 및 게이트 공정을 하지 않아도 되므로 세정공정중 필드산화막의 손실을 방지할 수 있고, 트렌치의 모서리부근에서의 절연막이 활성영역보다 밑으로 내려가는 것을 방지하여 상기 모서리부근에서의 전기장 집중에 의한 누설전류를 억제하며, 게이트 산화막의 씨닝현상을 막아 전기적 특성 열화를 방지하는 이점이 있다.

Claims (9)

  1. 반도체기판 상부에 게이트 산화막 및 다결정실리콘층을 형성하는 공정과, 상기 다결정실리콘층 상부에 패드산화막 및 질화막을 형성하는 공정과, 상기 질화막, 패드산화막, 다결정실리콘, 게이트 산화막 및 일정 두께의 반도체기판을 식각하여 트렌치를 형성하는 공정과, 상기 트렌치 표면에 열산화막을 형성하는 공정과, 상기 트렌치를 매립하는 절연물을 상기 질화막 상부까지 증착하는 공정과, 상기 절연물을 상기 질화막이 노출될 때까지 화학적 기계적 연마하는 공정과, 상기 질화막을 습식식각공정으로 제거하는 공정과, 상기 패드산화막을 제거하는 공정과, 상기 구조 상부에 텅스텐실리사이드를 형성하는 공정과, 워드라인 마스크를 이용한 식각공정으로 워드라인을 형성하는 공정을 포함하는 반도체소자의 제조방법.
  2. 청구항1에 있어서, 상기 게이트 산화막은 30∼100Å의 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  3. 청구항1에 있어서, 상기 다결정실리콘층은 500∼1500Å 정도의 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  4. 청구항1에 있어서, 상기 패드산화막은 50∼200Å 정도의 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  5. 청구항 1에 있어서, 상기 질화막은 500∼1500 Å 정도의 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  6. 청구항 1에 있어서, 상기 트렌치는 상기 반도체기판을 1500∼4000 Å 정도의 깊이로 식각하여 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  7. 청구항 1에 있어서, 상기 열산화막은 트렌치의 측벽에 50∼200 Å 정도의 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  8. 청구항 1에 있어서, 상기 매립 절연물은 화학기상증착방법으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  9. 청구항 1에 있어서, 상기 텅스텐 실리사이드는 500∼1500 Å 정도의 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
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